请教FPGA的IO口异常的问题？

hfiwioq

FPGA的p_spi_cs_o有时候在进入p_spi_cs_o <= '0';的状态的时候并没有输出低，VHDL代码如下：
/ W; u/ J, T5 X. ^2 m" B                                if (p_uart_rx_i = '0') then
* z; ?6 \% E7 [: X2 E4 O2 i                                        s3_uart_rx_status <= C_UART_RX_SAMPLE_START_BIT;
                                        s10_spi_cs_cnt <= 0;
0 X! g  T& I$ n( }; G, u                                        p_spi_cs_o <= '0';
                                        p_spi_clk_o <= '0';                                       
                                else                                
8 v8 a, |6 e3 n% ~, X% m* T% z                                        if(s10_spi_cs_cnt < C_SPI_CS_AUTO_CNT) then
" ~: _) r% ~/ f1 ~+ D* |  x                                                s10_spi_cs_cnt <= s10_spi_cs_cnt + 1;
, F1 x8 M( w6 }) R. F7 {                                        else
+ ^  P6 B- ]+ o( {4 {' Q                                                p_spi_cs_o <= '1';
                                        end if;
                                end if;
2 q3 c7 o1 S+ T# l请指导

aid4her

没有看到驱动时钟

R_myself

p_spi_cs_o与p_spi_cs_o <= '0'没有关系，
是当p_uart_rx_i = '0'时才输出低。