请教FPGA的IO口异常的问题？

hfiwioq

FPGA的p_spi_cs_o有时候在进入p_spi_cs_o <= '0';的状态的时候并没有输出低，VHDL代码如下：
- `8 m& e3 P/ W4 G( f& J# B                                if (p_uart_rx_i = '0') then
4 r9 z' ^8 m. E8 d                                        s3_uart_rx_status <= C_UART_RX_SAMPLE_START_BIT;
                                        s10_spi_cs_cnt <= 0;
                                        p_spi_cs_o <= '0';
                                        p_spi_clk_o <= '0';                                       
                                else                                
                                        if(s10_spi_cs_cnt < C_SPI_CS_AUTO_CNT) then
4 E6 q8 X% _9 b) V                                                s10_spi_cs_cnt <= s10_spi_cs_cnt + 1;
+ G4 {% g9 T' \4 ]* P                                        else
                                                p_spi_cs_o <= '1';
2 E) h' L0 m3 H                                        end if;
( ~6 s# Y- K% n+ Z, F- a                                end if;
请指导

aid4her

没有看到驱动时钟

R_myself

p_spi_cs_o与p_spi_cs_o <= '0'没有关系，
是当p_uart_rx_i = '0'时才输出低。