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[Cadence Sigrity] [求助]我的仿真结果为什么会这样呢?

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1#
发表于 2011-10-20 23:20 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 gn165625076 于 2011-10-20 23:26 编辑
! W5 u& N8 r" v1 Y" a  P* \. `, K( Z$ ]" w
我准备用FPGA做IIC通讯,SDA和SCL为双向传输,当数据输出为0时,输出低电平;当输出为1时,将IO管脚转换成高阻态,这时可以利用电源将数据线电平拉高。但我用sigxp模拟传输时遇到了问题,当IO管脚转换成高阻态时,信号电平远远达不到VCC,不知道是何原因,求解。
: Q9 _; a9 ?' S9 P& z: R2 ~; s 3 l2 e& q5 H; W
其中传输线延迟1ns,IO模型用的cadence默认的模型
+ Y2 R6 b3 c0 A) y, @( J* N6 w' y" Z4 J! {
  R: N+ ?: L. D# r) h# E
激励源低电平与高阻态切换时用enable设置不知道对不对
. U0 q# s1 y- E: {  K
# e9 b; H9 c' Y# @, a. Z+ K- Q0 [ 6 o" w: v1 q6 @. S6 ^9 x& S
高阻态时电平远远达不到3.3v,仿真结果让人困惑- v5 V; ^. o7 ~! A
! l- R9 l; k( ]0 S" P
求高人指点{:soso_e183:}

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2#
 楼主| 发表于 2011-10-21 12:48 | 只看该作者
原因已找到,电容单位弄错了,而且多个0。另外问下我的激励源是否设置正确?

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3#
发表于 2011-11-20 12:04 | 只看该作者
看帖子的都发表一下看法

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4#
发表于 2012-3-30 17:13 | 只看该作者
路过,想学习仿真!

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5#
发表于 2012-4-7 14:38 | 只看该作者
继续支持没话说~ 楼主真强
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