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[Cadence Sigrity] [求助]我的仿真结果为什么会这样呢?

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1#
发表于 2011-10-20 23:20 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 gn165625076 于 2011-10-20 23:26 编辑 $ V$ s" H5 s0 \9 }$ I4 V; ~) k4 \

8 }+ }' d7 i% c8 L5 b我准备用FPGA做IIC通讯,SDA和SCL为双向传输,当数据输出为0时,输出低电平;当输出为1时,将IO管脚转换成高阻态,这时可以利用电源将数据线电平拉高。但我用sigxp模拟传输时遇到了问题,当IO管脚转换成高阻态时,信号电平远远达不到VCC,不知道是何原因,求解。
& X1 z: i0 r! {$ j6 H+ R3 L. a ( v6 Y- ?/ P1 H/ B  j; z
其中传输线延迟1ns,IO模型用的cadence默认的模型
! t. C! k, U9 e. O6 q: ~8 T7 b9 N- ?) E9 C0 ]4 g, k9 O
  J9 v$ k* K2 \6 p! q6 t3 ?& `3 H
激励源低电平与高阻态切换时用enable设置不知道对不对
9 r/ Z, e3 Z7 t/ u. ^: \8 R& u; @5 t1 T2 h: }

- J+ x* h* N! U) i/ p; o高阻态时电平远远达不到3.3v,仿真结果让人困惑
( f. h$ V2 u  F2 I2 @4 F) v# y3 S1 u+ B
求高人指点{:soso_e183:}

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2#
 楼主| 发表于 2011-10-21 12:48 | 只看该作者
原因已找到,电容单位弄错了,而且多个0。另外问下我的激励源是否设置正确?

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3#
发表于 2011-11-20 12:04 | 只看该作者
看帖子的都发表一下看法

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4#
发表于 2012-3-30 17:13 | 只看该作者
路过,想学习仿真!

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5#
发表于 2012-4-7 14:38 | 只看该作者
继续支持没话说~ 楼主真强
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