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本人刚刚开始学习FPGA，花了几天时间看了verilog语言，在练习仿真的时候发现一个问题。。。; v0 C: p3 E- ?
譬如：! g7 ~& k3 b* I1 M, F) O8 `
module MyAnd(out,in1,in2);
5 r' b o# h8 l output out;
) [7 d1 f' Q- n5 U4 V$ g0 ^8 ? input in1,in2;- x3 G' ]: Q( G; L
assign out=in1&in2;
- F/ n+ {3 i( A$ o7 iendmodule3 ~6 s0 V% Y O/ q( H3 |
语句中没有设置时延，我在仿真的时候发现有10ns的延时。。。7 |! k4 E: Z/ r' f
3 |3 \1 {' I$ r6 \2 {但是我自己设置了时延
* z: w O9 _- {' i( F譬如：
|% H ?* @; H" g# l2 q: b`timescale 1ns/1ns# U$ E4 b* o3 u& B+ q2 E, G/ a
module MyAnd(out,in1,in2);
- b8 V% ~4 F1 d' E m2 P output out;& Z. E; M3 f0 y' z3 G; O
input in1,in2;
: Q' A4 o( ^0 ^/ L" {7 ` assign #20 out=in1&in2;
7 O! B. U8 @8 V4 s9 ^endmodule
4 Y* i* Z( m& u# a可结果还是跟上图一样，是不是不能设置延时呢，我就纳闷了，那verilog语言中的时延怎么用呢？
' h7 a& \( ^" z8 ?求牛人指教，万分感谢！ |
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发表于 2011-10-15 20:33
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