求助：关于QuartusII中的时延问题

Jerry_zjnb

本人刚刚开始学习FPGA，花了几天时间看了verilog语言，在练习仿真的时候发现一个问题。。。
. Q8 B  i( P  ]  b2 ~( u: `譬如：
5 f$ R& \# t/ c% jmodule MyAnd(out,in1,in2);
# K9 \. A) s1 e) C$ U& Q        output out;
1 p: Q) I8 l0 E6 x$ i5 v8 N        input in1,in2;
        assign out=in1&in2;
endmodule
8 w! W$ C0 H" Y# c$ D5 Z: u语句中没有设置时延，我在仿真的时候发现有10ns的延时。。。
4 b0 g3 A, y: \" s- B% P6 g4 S8 ~
但是我自己设置了时延
: @) h+ F3 P7 w譬如：
`timescale 1ns/1ns
module MyAnd(out,in1,in2);
* B5 A& `# C$ _# C; C        output out;
# I! D4 c+ b8 x$ \/ y        input in1,in2;
6 @0 z2 |; k4 K; Y. }; h        assign #20 out=in1&in2;
" _* ^* ]. ], W& }9 Sendmodule
) q2 b: `# @- a( K! ~0 z可结果还是跟上图一样，是不是不能设置延时呢，我就纳闷了，那verilog语言中的时延怎么用呢？
0 I8 k  Z( g0 u) i求牛人指教，万分感谢！

Jerry_zjnb

难道这个板块没人吗？？