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本人刚刚开始学习FPGA，花了几天时间看了verilog语言，在练习仿真的时候发现一个问题。。。
* V% l2 S: F3 f9 P! c+ U0 \譬如：
3 \( u! N& ?5 y0 N% nmodule MyAnd(out,in1,in2);: p5 h9 ~8 I" [) }$ A& ^/ |) z
output out;/ _6 y$ ]) }( M5 W6 e
input in1,in2;% R f: f% t' |3 h
assign out=in1&in2;0 Y/ l0 U+ [+ ]8 {) Y
endmodule4 i6 }- D* F7 F: F2 o, C
语句中没有设置时延，我在仿真的时候发现有10ns的延时。。。
+ { Y& I1 @' @8 N6 u
: z1 L8 w7 V1 {$ G# D6 q4 [: |但是我自己设置了时延
8 }+ J9 w3 ?! f" O譬如：
, C; u& r. k. N# K$ ?+ e% m`timescale 1ns/1ns8 t. d5 p" R, n' W
module MyAnd(out,in1,in2);& v1 b* i- V& `
output out;
+ D+ G6 {9 @2 l! E, ^ input in1,in2;
% ^: h$ f; i, a0 K/ Q& ` assign #20 out=in1&in2;5 I1 Y ]% _7 k5 y- Q& z9 q
endmodule
" J8 d* { i3 z- Z/ B5 J可结果还是跟上图一样，是不是不能设置延时呢，我就纳闷了，那verilog语言中的时延怎么用呢？
2 l2 t# r9 u, M求牛人指教，万分感谢！ |
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发表于 2011-10-15 20:33
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