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8层板,这样的参数阻抗控制如何实现?

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1#
发表于 2011-10-10 12:38 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
发到工厂,工厂说实现不了,觉得奇怪。; @; p, I) i2 M; r- {

/ u) |. w8 [* ]八层板:
1 J' D4 h, n% I1 H9 B! ~层叠结构:TOP布线--L2电源--L3地--L4布线--L5布线--L6地--L7电源--BOTTOM布线
& B8 n8 T1 t2 \- p7 G1 P# ]% G) ~$ v; u" L
阻抗控制要求:4 Q% L( J/ e% F( t
TOP:4.5mil线宽/8mil线距,单端50差分100
  W3 P6 k  d1 H) e6 {9 sL4: 4mil线宽/8mil线距,单端50差分100- ]9 x6 [6 {  m0 \6 h  |
L5:4mil线宽/8mil线距,单端50差分100; J% k. y' Q. Q( \5 u0 e
BOTTOM:4.5mil线宽/8mil线距,单端50差分100; A6 a" l$ S9 j; p& c% l" Y
) e. F; E5 n. @* e$ O
层叠说明:
; N% O' Q) `% f8 b4 p1 J: }L3和L6为地层,目的是为L4和L5层做好屏蔽和参考。设计的初衷是L4层和L5层之间间距很大,保证L4和L5上的信号互相不会干扰。
; y' i5 S5 Y$ D2 ~' c3 O& o; }" {) i4 U2 H, N
请问这样的层叠结构是否可以实现上述阻抗控制要求。
+ k) P, R+ D9 k/ `% N: k% S9 z0 M/ t) J
谢谢大侠们。

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2#
 楼主| 发表于 2011-10-10 12:40 | 只看该作者
另外,请教一个问题,cadence中阻抗计算结果和si9000的阻抗计算结果差距有多远呢?

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3#
发表于 2011-10-10 12:54 | 只看该作者
不能同时满足差分阻抗100欧姆和特性阻抗50欧姆喔,因为如果满足100欧姆,其特性阻抗必定大于50欧姆!

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4#
发表于 2011-10-10 13:22 | 只看该作者
lz主要稍微该店,一般式FR4的厚度,线宽,线间距三个因素控制阻抗,LZ现在规定死了两个,只留一个可控。。。。。。

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5#
发表于 2011-10-10 14:06 | 只看该作者
1.6mm板厚这样的叠层比较常见。可以参考一下。
: F5 S8 ~" Q' [) |' m7 z$ O% O% q 4 R2 U1 ?- k$ B/ t0 J) r

+ m. `7 {+ o2 z- B2 P; G单端线;. s2 p4 |* X5 H# Q

& x. B: t6 K9 d$ ^4 _差分线;; P* O# F8 \9 a/ O' T0 z
" ]8 s& J4 f# X* g8 @3 R
如果电源不多,容易处理,电源层可以改为地层。

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6#
发表于 2011-10-10 14:10 | 只看该作者
关于叠层设计:) m# u3 _/ S4 A8 ^7 a8 o, x/ C
个人觉得是 层数 和 板厚 来决定 线宽 和 间距,不是规定线宽和间距来考虑叠层。
0 h/ X$ s. K: k  p" `

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7#
发表于 2011-10-10 14:42 | 只看该作者
用SI9000,但不同的厂家参数会不同,这个需要跟厂家沟通,他们都会有相关的技术文档的。

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8#
 楼主| 发表于 2011-10-10 20:03 | 只看该作者
多谢各位,就是电源比较多,两个电源层都有分割。外层4.5mil线宽和内层4mil线宽无法更改,倒是可以放开差分线距,这样的话应该可以实现吧?! i% [5 ~+ j; Z$ h2 }% O
$ T; i2 X* a' l9 N3 z8 p5 g7 b
回5楼,主要因为电源分割严重,而4和5是主要布线层,所以这样考虑叠层的。

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9#
 楼主| 发表于 2011-10-10 20:09 | 只看该作者
这里继续请教另外一个问题:我所有层都是positive的,今天产生gerber之后发现via全部和所有电源层连接一起短路了,回cadence观察同样是连接到了一起,悲剧的是修改space约束thru via to shape一点也不起作用,请问这会是什么原因呢?

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10#
发表于 2011-10-10 21:15 | 只看该作者
本帖最后由 rx_78gp02a 于 2011-10-10 21:18 编辑 . L( H) S( U7 P0 x
yangshuai 发表于 2011-10-10 20:09
! s+ e$ k% y% K( Q; D这里继续请教另外一个问题:我所有层都是positive的,今天产生gerber之后发现via全部和所有电源层连接一起短 ...
' t8 ?  |1 I1 l# S& ~
" `% j$ i% O  s  a% o
这个没遇到过,怪异,出gerber报错否?

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11#
发表于 2011-10-10 21:26 | 只看该作者
yangshuai 发表于 2011-10-10 20:09 7 _- f! X: v+ o$ N! u) S  A
这里继续请教另外一个问题:我所有层都是positive的,今天产生gerber之后发现via全部和所有电源层连接一起短 ...

+ W: W/ C6 K1 T( V. M) a6 w) v: a1:避了铜皮没* A; O) t) s# Q) ]- x4 D4 M
2:gerber参数可能不对。

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12#
 楼主| 发表于 2011-10-10 23:04 | 只看该作者
yangshuai 发表于 2011-10-10 20:09 ) w+ o1 B& L3 R9 j+ ^: A; Y
这里继续请教另外一个问题:我所有层都是positive的,今天产生gerber之后发现via全部和所有电源层连接一起短 ...
9 R0 l7 v' F" l* f! b  A5 x
先抱怨一句:论坛太慢了,比上国外网站还慢,晕。
7 s* W+ q4 D* s
1 m5 M) }) n$ p( k正题~
$ O- \3 `6 v, R' y这个问题解决了,重现编辑了一下过孔然后更新就行了。因为全是positive,删除了过孔的thermal和antipad。不知道是不是因为他们的影响,不过总算正常了。
; z8 L! w$ Q+ q2 C8 z0 H3 O+ R
9 A( C& E9 A; ?: g* r+ c7 g' K会楼上两位,gerber生成不抱错,gerber参数是正确的。

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13#
发表于 2011-10-10 23:32 | 只看该作者
yangshuai 发表于 2011-10-10 23:04 8 E0 n0 @, p1 s
先抱怨一句:论坛太慢了,比上国外网站还慢,晕。! O" n4 h9 \; N  R- V5 }- c% d

' P7 n8 z' L6 o4 [正题~
& l! e9 v/ g5 W4 _9 x. ^
花环盘和隔离焊盘不影响正片的

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14#
发表于 2011-10-11 08:31 | 只看该作者
yangshuai 发表于 2011-10-10 20:03
, X2 S( K6 G8 T+ k, W- C; g& a多谢各位,就是电源比较多,两个电源层都有分割。外层4.5mil线宽和内层4mil线宽无法更改,倒是可以放开差分 ...
  i6 o8 ^, a- K' W$ |% T6 J. ?, U# T
那个参考叠层的信号层都有完整的GND相邻,电源层不夸特别重要或高速的信号,还是不错的。

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15#
 楼主| 发表于 2011-10-14 14:18 | 只看该作者
dsws 发表于 2011-10-11 08:31 & N* P/ x/ D7 o9 p
那个参考叠层的信号层都有完整的GND相邻,电源层不夸特别重要或高速的信号,还是不错的。

  k3 {  \$ ?! s# Y$ v1 [0.8mm焊盘改为16mil-8mil,顶层线宽设计为5mil,顶层阻抗54欧,基本满足要求了~
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