FPGA基础知识

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FPGA即现场可编程门阵列（Field Programmable Gate Arry），与之对应的是FPAA现场可编程模拟阵列（Field Programmable Analog Array）。这是一种可以通过重新编程来实现用户所需逻辑电路的半导体器件

布尔代数
布尔运算是一种二值运算，在布尔运算中，运算数只有0或1，基本运算有与 ·、或 +、**非 ~**三种，可以通过这三种基本运算构造出异或、与非等等运算
9 R' s; W3 T  q
% N" f- y- b" W1 \3 A, g布尔运算遵循的定理如下：
( y- |: N$ z9 C* ]8 L1 u' N( e7 c* Y
零元：x·0=0，x+1=1
) _- u" N. A0 x0 w, y/ q  g, E. S单位元：x·1=x，x+0=x
1 `! }2 E1 W' C1 r% G3 d幂等律：x·x=x，x+x=x
/ D, x* n3 ?8 O. |9 ^) \补余律：x·(~x)=0，x+(~x)=1
互反律：~(~x)=x
常见的交换律、结合律、分配律
" N* t- ?) C# S! J, W0 e吸收律：x+(x·y)=x，x·(x+y)=x
德摩根定律：~(x+y)=(~x)·(~y)，~(x·y)=(~x)+(~y)
布尔代数中的函数用逻辑表达式来描述，描述同一逻辑函数的逻辑表达式可能有多个。逻辑表达式中，逻辑变量以原变量或反变量的形式出现，原变量和反变量统称字面量，字面量的逻辑与称为与项，与项的逻辑或运算叫做积之和，包含所有字面量的与项称为最小项，由最小项构成的积之和称为标准积之和（标准积），类似的存在或项（字面量的逻辑或）、和之积、最大项、标准和的概念
! Y9 w) J0 M7 q3 s9 I7 y( R$ x$ O
2 B9 H& F: ^" {8 Q% y0 S逻辑函数还能通过真值表描述，针对逻辑函数所有可能的输入组合一一列出输出值就可以得到真值表。一个逻辑函数的真值表唯一，实现真值表定义的功能的电路称为查找表（LUT，Look-up Table），这就是FPGA的基本单元

- `! ]2 d, K. {写FPGA逻辑就是写其中的查找表逻辑
* e* G. h5 f0 r4 [9 t
. M! p. I& U8 q. _0 t% z/ K' B数字电路
数字电路也可以叫做逻辑电路
; ^8 |% X% o+ s1 _
& S, {7 W" W6 |+ E8 J" a+ }2 x本质是用电路描述数字布尔逻辑。

所有逻辑电路都能用积之和表达式来描述
: |9 j2 b9 M" m% x
1 F$ d8 X; w2 `3 m- g1 x  i组合逻辑电路
不包含记忆元件，某时刻输出（逻辑函数值）仅取决于该时刻输入的数字电路就是组合逻辑电路
) V" ?/ T) R# J4 V; ^
# Z5 b' C' g+ U* \使用与-或-非三种门电路组合成的组合逻辑电路可以实现任何逻辑函数。这种方式被称为与-或逻辑电路或者是与-或阵列

PLA（可编程逻辑阵列Programmable Logic Array）就是使用与-或阵列
, A6 c9 u. {/ q' L# [2 [) ?
' e; l. h5 f# e$ c; m: s! q时序逻辑电路
含有记忆元件，某时刻输出取决于该时刻输入及系统过去的电路状态的逻辑电路就是时序逻辑电路
4 B) i, g' K; ?( M
时序逻辑电路分为同步和异步两种

  [1 q! j7 L7 W$ O- G# A同步时序电路的输入状态和内部状态的变化由时钟信号控制同步进行，但异步时序电路不需要时钟信号
  W+ D) a( h, N4 g
' Z1 r" [. j' h( y8 V, ^异步时序电路设计需要考虑临界资源、亚稳态等诸多因素，FPGA很少涉及异步时序电路。一般地，FPGA使用有限状态机模型来实现同步时序电路，同步状态机将会在之后的硬件算法部分介绍

" z/ ^, l4 b" }& L$ N  m) E0 v0 L0 D同步状态机分为Moore和Mealy两类，Mealy模型的状态数一般比Moore模型的少，电路规模一般也更小，但输入会立刻反映到输出，容易造成信号竞争导致非预期的错误输出，这种情况称为竞争冒险。Moore电路速度快且不易发生冒险，但是电路规模较大

同步电路设计
同步电路让系统状态的变化和时钟信号同步，从而降低电路设计难度

同步电路设计是FPGA设计的基础
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( `% E! T- ^2 ~" W触发器（Flip Flop，FF）是一种只能存储一个二进制位的存储单元，一般用作时序电路的记忆元件。FPGA内一般使用D触发器（D-FF）在时钟跳变沿将输入信号的变化传送至输出
7 _9 i  j7 Y% `0 x" A
它的真值表如下所示
, U0 ?1 S. g  Q: M6 h' r4 W
输入 D        时钟 CLK        输出 Q        反相输出 Q
x        0        保持之前状态        保持之前状态
  |( E) y9 U. u* N( K) o0        上升沿        0        1
1        上升沿        1        0
x        1        保持之前状态        保持之前状态
x        下降沿        保持之前状态        保持之前状态
  z8 Z/ [9 B# _/ Z* L无论输入如何        当且仅当上升沿时        Q<=D        Q<=(~D)
" E( l: u; Q9 u- s) y8 P2 b任何其他情况        保持之前状态        保持之前状态
6 v0 W7 r* r, J7 j" N  I  }D触发器的局限性
% d2 u: I1 q; A, E- A+ [CMOS工艺下，D-FF由传输门1、主锁存器、传输门2、从锁存器串联组成
4 t  n% j, u5 f5 c9 g1 Z: P. V
! z1 e/ v) U3 k; j# v传输们起开关作用，会随CLK的状态变化切换开关，外部信号先被锁存在主锁存器，一个时钟周期后，信号会被再次锁存在从锁存器。这里传输门1和传输门2的时钟相位相反。
6 f5 g7 V5 X% \4 c' x$ i
然而由于寄生电容、寄生电阻的存在，在时钟信号变化过快时，如果读取到还没有稳定下来而是在0和1之间摇摆的中间电位就会导致读取错误，这被称为亚稳态。所以一般会通过建立时间（Setup Time）来约束在时钟上升沿到来前输入D保持稳定的时间
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对于下降沿的情况下，若输入在传输门变为高阻态之前就发生变化也会出现反相器环路震荡的隐患，所以使用保持时间（Hold Time）约束
9 V3 O2 D3 ]+ V8 G0 [
3 S0 n7 ?$ r9 K- b* I( k0 o1 A由于这两个约束的存在，时钟频率需要受到限制，FPGA设计中使用静态时序分析STA来评估性能，静态时序分析主要评估FPGA上设计电路的延迟是否满足时序约束。此外还需要使用DRC约束和DC约束来保证电路的结构无误
0 c; ?: q3 c$ v- [
STA验证具有验证速度高的特点，但对电路结构有要求：
$ k2 k: Y4 t* \; d4 S
延迟分析的起点和终点必须是基于同一时钟的FF，从而能够通过累加延迟来计算、验证每条路径的总延迟
2 b- e- g6 d! d" [1 }所以FPGA一般来说都会使用单相同步时钟来设计

- C) h! R. W+ o* S! d9 H$ p由于时钟信号驱动的负载（扇出数）、布线延迟等导致的时间差称为时钟偏移（skew）

由于时钟振荡器或PLL器件的输出变形或信号变形导致时钟边沿偏离平均位置的情况称为时钟抖动（jitter）
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在实际ASIC设计中，需要控制时钟偏移和抖动在一定范围之内；FPGA上已经提前实现好了多层时钟树结构，并通过驱动能力强的专用布线（global buffer）将时钟低偏移地连接到全芯片的FF上，所以在时钟设计上比ASIC简便很多

cpld
所有可编程逻辑器件统称PLD，而其中有CPLD（Complex PLD）一个特殊的分支，与FPGA相反，它基于ROM技术制造，基本结构是乘积项。由与阵列和或阵列组成的与-或构造就称为乘积项形式，这一结构的特点就是成本低廉、掉电后不会丢失逻辑
& F1 }1 C+ e0 C; m; B( A

7 L5 t8 E9 @% ]( X! r1 |) P
8 e0 p. G" r. w. g

ggfhkl45

程序个功能简单的话，就用cpld

mytomorrow

布尔运算是一种二值运算