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Verilog代码中并没有定义有符号数，但在modelsim仿真中却会有负数出现是什么原因

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peerless2021
  • TA的每日心情
    开心
    2022-1-29 15:04

    • 签到天数: 1 天

    [LV.1]初来乍到
    跳转到指定楼层
    1#
    发表于 2022-3-31 14:23 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    x
    在代码里面d和cnt都是无符号数，但是在编写测试文件仿真的时候，modelsim中变成了有符号数，cnt计数到1023后也会变成负的，这是什么原因呢
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    hfiwioq
  • TA的每日心情
    开心
    2022-1-24 15:10

    • 签到天数: 1 天

    [LV.1]初来乍到
    2#
    发表于 2022-3-31 14:58 | 只看该作者
    modelsim中右键信号变量 ，可以选择有符号还是无符号的格式，你这应该是选择了有符号的显示了。

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    aid4her

    该用户从未签到
    3#
    发表于 2022-3-31 15:07 | 只看该作者
    十进制情况下的软件默认设置，你可以改为无符号数。( E( m6 |; U1 q9 s9 w
    也可以改成其他进制。

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    R_myself
  • TA的每日心情
    开心
    2022-1-21 15:08

    • 签到天数: 1 天

    [LV.1]初来乍到
    4#
    发表于 2022-3-31 15:13 | 只看该作者
    modelsim仿真中可以设置输出的数据显示，右键菜单下看看

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