verilog 中可不可以有always 语句中的嵌套always语句啊。

fuu65iwi · 发表于 2022-2-25 09:07

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someone · 发表于 2022-2-25 09:57

貌似不行吧从没这么用过也不建议这么用

aid4her · 发表于 2022-2-25 10:28

这是绝对不行，违反硬件电路手册！

aid4her · 发表于 2022-2-25 10:36

always不能嵌套
但是begin end可以

aid4her · 发表于 2022-2-25 13:30

可以的。always initial 内可以包含多个initial、always词句。这两个关键字后面可以跟随一段程序，用begin end封装。

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