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Allegro 覆铜求助

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  • TA的每日心情
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    2022-1-22 15:25
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    [LV.1]初来乍到

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    1#
    发表于 2011-7-27 17:00 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    请问一下,allegro能不能实现如图所示的覆铜方式,就是同覆铜只在元件脚处连接,在PCB走线处自动避开.) ]9 i/ I: H0 d/ K0 {. ~
    模拟电路需要单点接地,Allegro默认的是同网络名自动覆盖,这样原来设计好的单点接地走线又全连到一块了.
    # {2 I+ o# r/ R' r1 g% ^, ?+ I" N& o5 m8 r7 N8 B6 o: ^, D6 A
      Y2 I3 l" ^, V/ o& `8 J& d

    * F$ \+ C# R$ i& r! y
    1 M0 V4 l: H4 x* X. _

    该用户从未签到

    2#
    发表于 2011-7-27 19:00 | 只看该作者
    本帖最后由 longzhiming 于 2011-7-27 19:02 编辑 % ?, g# X3 i# m& P8 K
    5 C( S, r6 R) L) `: o: q" V& z
    变静态铜修改,如需要再变回动态铜. 也就是覆铜时不指定网络.
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    [LV.1]初来乍到

    3#
     楼主| 发表于 2011-7-27 19:48 | 只看该作者
    谢谢楼主的,我刚接触这个软件,请问如何修改Shape的电气属性?4 z# y, u' W$ O8 |
    就是原来是连接到GND,如何改成连接到VCC?
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    [LV.2]偶尔看看I

    4#
    发表于 2011-7-27 20:54 | 只看该作者
    longzhiming 发表于 2011-7-27 19:00
    + Y8 \1 W* q, w) p变静态铜修改,如需要再变回动态铜. 也就是覆铜时不指定网络.
    2 O# v7 o/ E8 o5 u1 u8 G
    还可以通过CES把相同网络的line-to-spape的间距从0mil改为8mil。) L* o' H0 q6 V, P, N
    这样就不用去改静态或动态了。  a$ |$ e8 A' A# L1 C8 y' x5 F
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