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Allegro 覆铜求助

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  • TA的每日心情
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    2022-1-22 15:25
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    [LV.1]初来乍到

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    1#
    发表于 2011-7-27 17:00 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    请问一下,allegro能不能实现如图所示的覆铜方式,就是同覆铜只在元件脚处连接,在PCB走线处自动避开.
    8 N( ~* i, O: s, j7 y4 ~) p$ J模拟电路需要单点接地,Allegro默认的是同网络名自动覆盖,这样原来设计好的单点接地走线又全连到一块了.
    ) c9 T) u& w- E6 h9 C, m* V4 \8 |7 W3 P, J( {

    5 o* B+ g6 X2 {% H* _" c1 u5 M: n" m) G: Z

    & F) j. {6 R9 h, Y. I5 i& S

    该用户从未签到

    2#
    发表于 2011-7-27 19:00 | 只看该作者
    本帖最后由 longzhiming 于 2011-7-27 19:02 编辑
    5 M7 A( w! S: i1 q. ~- V/ D2 f" \8 E8 m' k
    变静态铜修改,如需要再变回动态铜. 也就是覆铜时不指定网络.
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    [LV.1]初来乍到

    3#
     楼主| 发表于 2011-7-27 19:48 | 只看该作者
    谢谢楼主的,我刚接触这个软件,请问如何修改Shape的电气属性?
    5 G7 h" n8 }" h, i就是原来是连接到GND,如何改成连接到VCC?
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    [LV.2]偶尔看看I

    4#
    发表于 2011-7-27 20:54 | 只看该作者
    longzhiming 发表于 2011-7-27 19:00 9 V6 h+ t9 M$ O6 @  M& @: E7 W
    变静态铜修改,如需要再变回动态铜. 也就是覆铜时不指定网络.
      v* {/ M* @0 _, z/ Q* y
    还可以通过CES把相同网络的line-to-spape的间距从0mil改为8mil。* z8 x  U. p1 ]; U) |; r1 h/ u9 P
    这样就不用去改静态或动态了。  H9 e2 r# L% R6 J! E$ Y/ E
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