Allegro 覆铜求助

zfc1893 · 发表于 2011-7-27 17:00

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请问一下,allegro能不能实现如图所示的覆铜方式,就是同覆铜只在元件脚处连接,在PCB走线处自动避开.
模拟电路需要单点接地,Allegro默认的是同网络名自动覆盖,这样原来设计好的单点接地走线又全连到一块了.

longzhiming · 发表于 2011-7-27 19:00

本帖最后由 longzhiming 于 2011-7-27 19:02 编辑

变静态铜修改,如需要再变回动态铜. 也就是覆铜时不指定网络.

zfc1893 · 发表于 2011-7-27 19:48

谢谢楼主的,我刚接触这个软件,请问如何修改Shape的电气属性?
就是原来是连接到GND,如何改成连接到VCC?

wangxs_song · 发表于 2011-7-27 20:54

longzhiming 发表于 2011-7-27 19:00 ) e, W( w. \# K: G
变静态铜修改,如需要再变回动态铜. 也就是覆铜时不指定网络.

还可以通过CES把相同网络的line-to-spape的间距从0mil改为8mil。
这样就不用去改静态或动态了。

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