层
至少要有一个完整接地面目的
, A( ?; x& C. G' W
提供低阻抗电源系统。
使低阻抗过孔与器件的 GND 引脚之间的连接变得很简便。
为回流提供一个通路。
所有这些对于将板上和器件内的接地噪声保持在最低水平都具有重要意义。
VCC 专用面包含一个可选 VCC 面（连续、专用或半专用），极大地简化了板布局。它提高了布线连接的可用性，以便为引脚和旁路电容供电，并为回流提供一个低阻抗通路。
每个信号迹线都在连续参考面的同一信号层内层叠中的每根迹线应该与参考（电源或地）面相邻，或者距离最近的参考面 1 个信号层远。这可以保证回流的传输路径尽可能接近相应迹线。相邻的信号层应相互垂直，这样纵向层和横向层交替变换。
这限制了相邻层的信号迹线之间的串扰。要保持层与层之间的恒定阻抗，需调整每层的迹线宽度。保持参考面的连续性很重要。信号迹线绝不能在相关参考面内跨越不连续区域（大孔、凹槽或缝隙）。
旁路
高频电容，距离每个 VCC 引脚 1 到 2cm高频旁路电容是旁路网络中最小的电容。每个 VCC/GND 对上至少要有 1 个高频电容，安装在距离它所旁路的 VCC 引脚 1 到 2cm 远的地方。这些电容的最佳安装点在 PCB 下面，在 FPGA 的正下方。
不可共用电容过孔。每个电容至少需要 2 个过孔连接：1 个接地，1 个 Vcc。过孔应直接下降至电源和接地面（不要使用迹线来将旁路电容接至它们服务的功率引脚）。
所有高频电容的总电容至少等于等效开关电容的 25 倍（VCCint 的 C=P/(FV2)，VCCio 的 C=CLOAD*N）。要获得更高的噪声抗扰度，应该用因数 50 或 100 来代替因数 25。每个 VCC/GND 引脚上都使用 1 个电容时，该计算值通常会产生 0.1μF 到 0.01μF 的电容。还应使用 0.0047μF和 0.0033 μF 之类较小的电容值。
所有的高频电容都应是低 ESR 陶瓷芯片。对于给定的电容值，通常使用最小的封装。
中频电容，距离 VCC 引脚不超过 8cm中频旁路电容是低 ESR、低电感电容，其电容范围为 4.7μF~47μF。钽电容是理想器件，也可使用铝电解电容。每 3000 slice 上至少要有 1 个中频旁路电容（V400 用 2 个中频旁路电容，V1000 用 4 个中频旁路电容，V2000E 用 7 个中频旁路电容）。
低频电容，可以安装在 PCB 上的任何地方低频旁路电容用于板旁路，其电容范围为 47 μF~4700 μF。要实现这种功能，可以在板上任何地方使用任何类型的电容。
每个 Vref 引脚上的旁路电容由于它们具有高输入阻抗，所以 Vref 引脚可以排除从周围信号中耦合到其中的噪声。每个 Vref 引脚都需要一个电容值范围为 0.01μF~0.1μF的本地旁路电容。电源噪声不成问题，所以不要使用电感或铁氧体磁珠。
同步转换输出
SSO 指南已通过检查了解 SSO 指南，请参照数据手册。将器件（图表中的值，按器件/封装组合）中的有效 VCC/GND 对数量乘以 SSO 指南数（图表中的值，按 IO 标准）来找出可以安全驱动的总输出数。一组一组的计算该值超过指南中规定的值会引发严重的触地反弹问题。
信号路径（PCB迹线和终端）
每根迹线都有恒定的阻抗无论在哪儿，每个信号迹线的阻抗都应保持不变。信号迹线可以是任意使用的阻抗值（一般在 40 到 100 欧姆的范围内）。相同设计的信号迹线可以有不同的阻抗值。然而，信号迹线不得随长度的变化而改变阻抗。例如，如果迹线从一个板层切换到另一个板层，设计者必须保证第二层上的迹线应具有与第一层相同的阻抗。如果各层到各自参考面的距离不同，则应相应调整信号迹线的宽度。一般来说，如果到参考面的距离增加，则应增加迹线宽度，以便保持相同的阻抗。
已经仿真了长于 Tr/6 的迹线信号上升/下降时间与迹线长度之比可以确定传输线路效应是否会发生。一般来说，具有快速上升/下降时间的长迹线会发生传输线路效应。如果将信号传输迹线那么长的距离花费的时间多于信号上升/下降时间的 1/6，则极有可能发生传输线路效应，并且必须对信号通路进行仿真。这可以在IBIS或SPICE仿真器中进行。
如果发生振铃或者过冲，添加终端或改变IO 标准发生振铃或者过冲的仿真传输线路出现了数量无法接受的信号反射。信号波遇上阻抗不连续时，会发生信号反射。要解决振铃或过冲问题，您必须用下列 3 种方法之一消除阻抗不连续：
给 PC B添加阻性终端（串联或并联）。
将 SelectIO 标准变为电流驱动较低的标准。
使用 XCITE DCI（在 Virtex-II 中）。
需要特别注意时钟信号 (GCLK、CCLK、TCK)需要特别注意时钟信号的原因有 2 个。第一，时序不被噪声边缘化很关键 - 这可能导致错误的数据定时。第二，时钟信号的工作频率通常比数据高；由于有噪声源，所以它们可能更麻烦。应在 PCB 装配之前，对时钟迹线及其驱动器进行仔细仿真。
已对长密集型并行迹线进行了串扰分析注意远距离并行操作的迹线。利用 PCB 串绕仿真工具对任何可疑迹线进行仿真，以便确定它们是否会引发问题。如果您认为串绕是个难题，那么通过隔离迹线或者缩短到相关参考面的距离（减小电介质厚度）来控制串绕。
电源和功耗管理
利用功耗估计器或 XPower 估计的总FPGA功耗
( I/ w7 K1 E9 `. @& ~功耗估计器或 XPower 用于近似确定FPGA 需要的功率。功耗估计器需要 MAP 生成的设计数据（CLB 利用率、Flops、IO标准、BlockRAM 用法）。XPower 是设计流程的一部分。这些工具为电源要求提供了指导，对热性能规划而言很重要。
电源满足 POR 的单调性和斜率要求电源应在 1 到 50 毫秒的时间内从低于 0.1 Vdc 上升到最小的 DC 工作条件电压水平。电流自动切断或电流返送不应抑制上升。根据数据手册中的“加电斜升电流要求”的规定，电流限制行为是可以接受的。电压上升和时间的关系曲线应该是单调的。即使是在它是可以接受的电源行为，也应避免停留在一个固定的电压水平上，或出现“平稳段”。如果电压超出了最小工作电压，然后又降到最小工作电压以下，就会出现错误的电源行为。如果在器件关闭时电源电压降到绝对最小工作电压以下，在未放电至 0.1 Vdc 以下就开启时不应立即回升至额定工作电压。您可能需要一个电阻来排除滤波器和旁路电容充电来满足该条件。
电源满足 POR 的最小电流要求除了满足功率估计器的动态功耗要求，电源还应能够提供数据手册中规定的最小启动电流。
Tj = Ta + P*Qja 预计的晶片温度低于最大允许值利用功耗估计器提供的功耗值、器件封装方面的信息和工作环境中的最大环境温度来确定芯片温度。如果高于器件温度级别（C = 商用：0°C - 80°C，I = 工业：-40°C - 100°C）的最大允许温度，则必须修改设计（降低环境温度、添加散热器、改变封装、减小时钟频率或降低器件利用率）。
6.用于调试的设计
JTAG 头包含在板上（连至器件的 JTAG 引脚）每个 PCB 都应该能够轻松访问 FPGA JTAG 引脚。这可以在最终系统中实现调试。要获得最佳结果，需将 TCK、TMS、TDI 和 TDO 信号发送到 PCB 上的四针接头上。这对于器件引脚连接十分有限的 BG 和 FG 封装而言至关重要。您还可以在接头中提供接地和 VCC 管脚，以方便使用（6 个引脚）。
! b* @+ f T x T1 e0 e
[复制链接]
/1 
发表于 2021-10-3 11:39
收藏
淘帖
支持！
反对！