DDR3布线的疑惑

mengxp

我看了iMX6UL的官方设计，有个疑惑，字节组内DQS和DATA线可以不一样长？比如下面的DQS0 比 DATA[7:0]长了大概有~110mil，为啥DQS要比他长？
. {3 i4 L; B9 }6 s从他的layout上看 DQS0 明明可以按990mil布线，但是他走了1110mil。。
这样有影响吗？是可以被ddr training接受的吗？
" t% U5 ~: L% N! Q# k4 E! C, S


- n8 z- S/ r! j) M( K5 o. P% R

DRAM_SDCLK0_N	1474.547
DRAM_SDCLK0_P	1478.036
DRAM_ADDR0	1456.372
DRAM_ADDR1	1383.264
DRAM_ADDR2	1383.865
DRAM_ADDR3	1377.21	minimum
DRAM_ADDR4	1460.093
DRAM_ADDR5	1385.589
DRAM_ADDR6	1385.052
DRAM_ADDR7	1468.929
DRAM_ADDR8	1456.697
DRAM_ADDR9	1389.506
DRAM_ADDR10	1463.336
DRAM_ADDR11	1455.482
DRAM_ADDR12	1457.502
DRAM_ADDR13	1489.418
DRAM_ADDR14	1381.572
DRAM_ADDR15	1455.742
DRAM_SDBA0	1391.499
DRAM_SDBA1	1378.845
DRAM_SDBA2	1392.906
DRAM_RAS_B	1456.112
DRAM_CAS_B	1396.785
DRAM_SDWE_B	1379.31
DRAM_CS0_B	1397.098
DRAM_CS1_B	1457.976
DRAM_SDCKE0	1500.327	maximum
DRAM_SDCKE1	1475.134
DRAM_ODT0	1388.913
DRAM_ODT1	1456.594
DRAM_RESET_B	1394.69
DRAM_SDQS0_N	1111.194
DRAM_SDQS0_P	1110.196
DRAM_DQM0	992.587
DRAM_DATA0	991.092
DRAM_DATA1	997.784
DRAM_DATA2	998.88
DRAM_DATA3	992.781
DRAM_DATA4	998.4
DRAM_DATA5	998.351
DRAM_DATA6	995.83
DRAM_DATA7	997.645
DRAM_SDQS1_N	1024.715
DRAM_SDQS1_P	1023.824
DRAM_DQM1	1019.876
DRAM_DATA8	1021.889
DRAM_DATA9	1020.667
DRAM_DATA10	1025.673
DRAM_DATA11	1029.274
DRAM_DATA12	1027.033
DRAM_DATA13	1025.052
DRAM_DATA14	1025.595
DRAM_DATA15	1022.981

% ~+ H' H3 k5 _
% J1 v& Q, h5 u2 E
& Z  ^' t9 v. C$ Z, Z% h! ?

mengxp

hjseek 发表于 2021-8-24 20:19
; `# k" l3 A8 Z7 C" {3 x' M. j8 ]iMX6芯片的主频低，同组数据线等长差距大点应该也可以用，当然也不排除他们做了仿真验证，还计算了芯片内部 ...

7 V* _+ ?5 g2 A  j  E5 m: L6 p; m4 i我自己按照正常字节分组方式布线跑了没问题DDR3 400MHz超频到550MHz都能稳定。


我只是好奇官方demo那个布线，为啥长度是那样的。
! [4 `; a8 N# r# i* {1 l$ z

养猫还是养狗

mengxp 发表于 2021-8-18 10:10
道理是那么个道理，我只想知道，明明可以走1000mil，为啥要绕成1110mil，是故意绕成1110还是意外？

& \' k+ T$ W2 T个人觉得公版只是说这版调试出来没问题，不代表所有的处理方式都是最优的

hjseek

iMX6芯片的主频低，同组数据线等长差距大点应该也可以用，当然也不排除他们做了仿真验证，还计算了芯片内部延时。
个人建议：
: v+ T- f! B7 z! P! c3 G' y- \% k% x如果你是复用设计就直接套用吧。
  e  E6 u/ C+ ?4 o0 [/ }/ c- e( l, F如果是有改动，那就按自己的要求来做等长。

mqerew

看看别人怎么说
( j' _4 p7 q4 t! r8 g! Q

leese2002

; ?! A0 R! B9 _$ A. M( }1 ]$ o
DQS时序滞后于DATA 0-7,不知道这么理解对不对。因为DATA建立好了，DQS到来，触发时序电路发生逻辑翻转

oostilloo

规则约束计算pin delay了？

勒凹特

1、pin dalay 和 Z轴过孔 长度是否加上，2、公板很多就是随便拉拉，做得极差，没法看。

mengxp

道理是那么个道理，我只想知道，明明可以走1000mil，为啥要绕成1110mil，是故意绕成1110还是意外？

快乐的小赵

好

killer00

Thank very much

清柠丫

是不是可以理解成为，绕等长时候以dqs为基准，但是绕线水平不行基准没有优化最短然后误差设置的比较大，就会造成这种显示

ychhj

DQS要以SCLK为基准，太短了，估计会出现时序的问题。要看一下Layout里的具体说明。

amberq

学习

从来到北

学习一下了