Verilog从零开始学,项目从底层RTL开始写。真佩服通讯的小伙伴本科就学了这么坑爹的东西。FPGA要做闭环控制,需要做模转数(DSP有模拟采样接口,FPGA没有,需要外置电路进行模数转换)。内部的话,如果用软核写,其实就是DSP。但是软核的话,其实还不如直接用DSP做。想实现高性能的FPGA控制器,还是要从RTL入手,至少流水线要会做,时序分析要会看,延时什么的都要考虑(不然就是迷之硬件bug,绝对是写什么单片机,DSP,ARM看不到的奇幻景象2333)控制主要是规划好模块,分块开始做,tb写好,一个一个调试过去。数值类型自己规划,不会做就用整形(跟我念,整形大法好,浮点一生黑)。一般闭环控制算出来最后是一个参考值给调制用的,参考值倍数自己考虑清楚。调制的话,如果是SPWM,就做个三角波模块一个比较器就行了。SIMULINK里你拖了那些模块,你VERILOG按着一个一个写过去就行了 0 \1 G( y! g( E, ~+ ? a