FPGA芯片连线处理

icelucent · 发表于 2008-5-22 16:46

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我想问下像管脚比较多的FPGA（6、7百个管脚）芯片在连线时一般怎么处理呀？你们在画板子的时候是自己修改原理图还是直接交换管脚，抑或是靠增加层数来解决？
我在画的时候觉得那么多管脚交换起来也不方便就直接按各层要走线的顺序按器件连接或功能排好然后逐个修改原理图，不断的修改不断的导入网表，请问你们有什么好的解决方法没有？
再有就是由板子导出原理图的时候，我按照书上说的export->logic并指定路径和板子，怎么什么都没有呀？是不是要等所有的连线都连完后才可以导出呀？那如果交换管脚后再导入网表那之前的管脚又恢复到从前的样子了，请问这个怎么处理？

只看该作者 · 发表于 2008-5-22 17:01

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icelucent · 发表于 2008-5-22 17:47

我直接在原理图上改，改了之后导入网表，然后fanout，最后把不能打孔的像电源地pin接到临近的过孔上，你看行不行？
我在画板子的时候这样做好像没觉得有哪些地方不妥

只看该作者 · 发表于 2008-5-23 09:15

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