螺丝孔周边的上下两个层的shape为什么打过孔老有DRC

teky

一直没想明白，有个问题问大家。
  L+ E2 ^* e' G: s- h  Z3 v我看到别人做的一个文件，四层板，在螺丝孔周边每个层面都加了一个相同的圆型shape，
& v$ L3 ]6 X9 t' {1 V5 C显然他应该是用z-copy过去的，然后在这些shape上打了很多via, 这几个shape都是显示dummy net.
* m/ a: \$ a9 D& |5 {" x) ~ 也就是没有给它命名任何net, 我的问题是我也这样做的时候，每当打via上去的时候总出现ＤＲＣ，
5 ?- i; I- j* T, t$ h' |4 n% [1 d比如从top层打，然后在gnd, vcc,bottom层就出现ＤＲＣ，大概说的就是via和 shape太近．
3 l5 @. M$ g& ]' |- L) _假设我把下面几个shape变成动态，它就自动把via避开了，
+ {) B# r, q6 s' a我就纳闷为什么别人的为什么没有ＤＲＣ呢？而且他的那几个shape也是静态shape啊，　他是怎么做的呢？
$ D" [8 a3 ^: b我不知道这样表述够不够清楚啊，请指导指导我啊，谢谢！

superlish

原帖由 teky 于 2008-5-19 21:04 发表
一直没想明白，有个问题问大家。
我看到别人做的一个文件，四层板，在螺丝孔周边每个层面都加了一个相同的圆型shape，
4 k; J) u: x$ y& y9 K' D  ?显然他应该是用z-copy过去的，然后在这些shape上打了很多via, 这几个shape都是显示dummy net. ...

* [  l2 P3 f9 D" g6 y首先看DRC是报的什么错误？？
: e7 S- W3 X( O! k- P$ R
也许你说的是另外一种螺丝孔 ， 那些VIA 、shape 是属于孔的一部分,  是封装本来就那样的  
9 n# O9 i7 R; X0 b: U  N
https://www.eda365.com/thread-485-1-4.html

teky

DRC：Shape to Thru Via Spacing
! d; w# j; M' y0 p$ j其实我理解应该报DRC是对的，虽然都是dummy net 属性的shape，但是应该还是判为不同的shape啊
% E  l+ x! L6 \所以我的出现ＤＲＣ我倒觉得是正常的，哈哈，纳闷的就是为什么别人的没有ＤＲＣ～～而且我还尝试在那shape top层上打了几个孔呢，确实没有ＤＲＣ，呵呵

superlish

原帖由 teky 于 2008-5-19 21:44 发表
DRC：Shape to Thru Via Spacing
  I/ g; _7 c3 ~2 A其实我理解应该报DRC是对的，虽然都是dummy net 属性的shape，但是应该还是判为不同的shape啊
所以我的出现ＤＲＣ我倒觉得是正常的，哈哈，纳闷的就是为什么别人的没有ＤＲＣ～～而 ...

那你试下先点底层的SHAPE  来打孔,  看TOP层有没有DRC
! |1 |; G8 w1 ]2 N; T9 C& ~1 p/ o
1 u6 J/ ?7 y" [7 _! `0 ^貌似你先在哪层打孔 ,先点的那一层的SHAPE , 那些孔就是所在层的SHAPE 的属性,所以所在层没DRC

相当于你在走线途中打孔,孔就和线一样了     ,
( V: E' k' }' Y  n
. ?5 s2 g& X1 v- O% A现在点的是SHAPE打孔也一样是用走线的命令 ,面板上显示的也是此SHAPE的网络属性,
. M: |# q- k3 o2 N; C
6 i: J* w0 t) j5 g6 {只不过是没有把线拉出来而已.
" F8 B2 r1 ?/ d4 ?( U: j
8 Y% @! @/ h8 }5 L你在BOTTOM 打孔 ,看下TOP 有没有DRC?

superlish

有些DRC是可以接受的