布线的时候应该如何充分掌控时钟信号？

KIObole · 发表于 2021-1-15 13:20

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布线的时候应该如何充分掌控时钟信号？

weqewq · 发表于 2021-1-15 14:06

在数字电路设计中，是一种在高态与低态之间振荡的信号，决定着电路的性能。在应用中，逻辑可能在上升沿、下降沿触发，或同时在上升沿和下降沿触发。由于溢出给定时钟域的极多，故有必要插入缓冲器树来充足地驱动逻辑。时钟树通常带有必须满足的延迟、歪曲率、功率及信号完整性要求。

Anda · 发表于 2021-1-15 14:06

在布线之前，采用的时钟来用于合成及时序约束。约束的时钟定义可能出现在模块的顶层焊盘或引脚;可能出现在宏的输出，如锁延迟环(DLL) 或锁相环(PLL);或者作为产生的时钟出现在除法寄存器上。

Anda · 发表于 2021-1-15 14:07

布线工程师很可能还会尝试有时钟门控意识的布局、时钟布线指引及平面布局调整。CTS替代通常在极少调整歪曲率、延迟及过渡目标的情况下运行。试错法帮助提供的协调。如果前工序理解CTS如何工作且在开始就沟通时钟结构，那么布线工程师将能够更加得心应手地接手任务

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[仿真讨论] 布线的时候应该如何充分掌控时钟信号？