在搞DDR2的调试，之前板子的设计也是我设计的，现在调试不通，就想从头看看问题出...

paprill

在搞DDR2的调试，之前板子的设计也是我设计的，现在调试不通，就想从头看看问题出在哪里。
    1、其一是差分线的设计问题，以前听说只要是差分线，接收端必须要接终端匹配电阻。可是DDR2的DQS信号虽然是差分信号，但是既是输入又是输出，所以认为他不该接终端匹配电阻。只有CK和CK#我接了终端匹配电阻，想知道这样合理吗
    2、还有一个问题，就是最近查资料发现好多文档提到了Vtt的问题，说是DDR2上需要的上拉电阻的电压，幅值为1/2VDD，但是在DDR的引脚上没有这个电压脚，这个应该是自己为了改变信号完整性加上的吧？
麻烦大神帮忙看看，非常感谢！
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dzkcool

DQ和DQS可以设置ODT，上拉到VTT的电阻需要单独加，DDR上没有

alexflying

姑且把相关的原理图贴出来看看啊。有几片DDR芯片，拓扑结构是怎样的？
/ X, H8 H, I0 {( c$ k. F/ \然后再看layout部分是否满足约束。比如DQ~DQ7,DQS0,DM0要同组同层之类的， 组等长要满足等等。

6 {' @7 k9 L* J% s! C& ]0 Y( ~DDR的DQ, DQS和DM，是点到点连接并应用ODT完成匹配的，不需要另外加终端匹配电阻。
至于addr和ctl信号，要看拓扑结构而定，一般来说会在ddr芯片远端上拉到vtt做终端匹配。
( F- o. y+ B+ y2 h& c7 T  S% o
PS，只要是差分线就必须接终端匹配电阻，这句话是错误的！