pcie gen3硬件设计要点

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PCIE GEN3每条Lane的速度为8Gbps，为不影响PCIE接口的性能，在硬件原理及PCB设计需要遵循它特有的设计规则，本文对这方面进行了总结：
# z/ A$ G) j2 d5 i9 K硬件连接--Lane上的电容要求
4 Z8 F: m9 R  f0 YPCIE连接到外部连接器应用，在TX Lane上需要增加耦合电容，电容值要求在220nF(Gen3)， 100nf（Gen2），封装可选0402或0201，0201要优于0402；
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0 a+ D* O+ z7 ?另外一种应用场景为处理器与外设在同一主板上（板载PCIE设备），Tx/Rx Lane上都要求增加耦合电容

8 c) b* }. ?1 ]详细介绍请查阅附件
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