【Sigrity】SystemSI仿真中DDR

MarsonJ

麻烦问下大佬们Controller的DDR Training在SystemSI仿真中怎么设置？目前没设置DDR Training的眼图每bit都还OK，但是Byte就相位差距比较大：

3 g9 [  F5 ]* G

MarsonJ

是这里手动输入延时么？

4 h& T, ^$ L) t) }, @0 a3 y9 |
; D$ Z/ T& X; {' I

hyxs714154

MarsonJ 发表于 2020-11-20 16:34
4 }2 @* x/ |' k2 F* m9 F& z是这里手动输入延时么？

( I# g4 g  R: w3 ~& J- N软件没那么智能

MarsonJ

hyxs714154 发表于 2020-11-20 16:49
软件没那么智能

大佬，那需要如何设置？是SystemSI里改还是IBIS里有可以改的设置？

allen_comm

Cadence Sigrity 仿真很厉害

MarsonJ

大佬们，我这1Byte的DDR数据，每个bit眼图都ok，但是delay对齐有问题，板上等长已经极限没空间拉了，想问下systemSI里有地方可以添加CPU允许的timing范围么？
) y9 g) t9 E$ Y4 C* Q- @
2 \9 G% b! Z' e是不是在这个触发偏移Stimulus Offset中手动填写？
) C# ?% P: p; Y7 S; k: U0 S
; f  X' w) [2 \我看每组选项中还有个idea，选中后每bit都会显示on-the-fly，这个on-the-fly怎么理解？是会自动对齐么？
  o" y0 q( _, V, p, G. J

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davidyan

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