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本帖最后由 sisisisisisiwww 于 2020-11-19 13:42 编辑 & H+ A$ X+ N- `* n
p6 s8 V: a; |' d; s+ I) M
1.鼠标设定: 在allegro视窗 LAYOUT时,每执行一个指令例：Add connect, Show element等鼠标会跳到Option窗口,这样对layout造成不便.
* w/ E# m+ Z, ?. e3 Q8 r6 K0 n
- W, ]8 g# L: K6 b; e3 i1) 控制面版＞滑鼠之移动选项中,指到预设按钮（或智慧型移动）：取消“在对话方块将滑鼠指标移到预设按钮”设置; g- N9 z/ P( c& h
4 K2 Z6 H+ G Z* g# @- w7 q. l$ B: i: o5 f8 J
2. Text path设置: 在ALLEGRO视窗 LAYOUT时,不能执行一些指令：Show element, Tools>report…& z! l2 e6 O9 Z8 Q+ p( Q7 A
; h( ]- d! ]# z( k! `- F7 F
1) 应急办法：蒐寻一个相应的log文档copy到档案同一路径即可.
( t9 A5 r5 i8 B$ ]7 t4 Q5 t0 ~* E( b ^8 q' b0 k7 I
2) Setup>User Preference之Design_Paths>textpath项设為：C:cadancePSD_14.1sharePCB/text/views即可.3 \) a7 ?: |* t6 V4 p
7 x0 d5 N0 d/ Y2 T$ e4 W, i6 y; u8 x
3. 不能编辑Net Logic.
C6 t& B* |5 c5 b+ FSetup>User PeRFerence之项选择logic_edit_enabLED,点选為允许编辑Net Logic, 默认為不能编辑Net Logic.
% x4 Q( r7 u; L- R( Y2 R2 _# n2 N# Q$ d6 X1 b5 I( ? {4 [
4. 转gerber前需update DRC,应尽量将DRC排除,有些可忽略的DRC如何消除?
* [ K2 y8 W" a& e1) logo中文字所產生的K/L error,可另外增加一个subclass,这样该文字不用写在ETCH层,可消除K/L error.3 \, s+ K6 h0 k2 [2 J* X; i
L6 @ K/ b, h/ E4 b9 i
2) 有些可忽略的P/P,P/L 的error,可给那些pin增加一个property---NO_DRC, 操作:Edit/Properties,选择需要的pin,选NO_DRC, Apply, OK
) v: V8 ^/ a |1 X- M9 ~- E& t" r: i4 P! [2 w
5. 对某些PIN添加了”NO DRC”的属性可ERRO并不能消除﹐这是為什么?: p( U5 {8 q% N
“NO DRC”属性只争对不同的网络﹐对相同的网络要清除ERRO,可设定Same net DRC 為off.
8 Q7 y. }; k1 l8 }& O2 C+ P) M. ?4 G6 t- A" ?$ O) l
6. 如何Add new subclass:
$ ]6 c! f9 z( [" ]2 Y b" p. ]Setup>Subclass之Define Subclass窗口选Class,点add”New subclass” 通常用到的new subclass有：GeometryBoard Geometry之Top_notes, Bottom_notes, Gnd_notes, Vcc_notes等。其作用為gerber中Log之Title/Page name所放层面。
0 F) G: A- C+ }1 D5 N% m9 O$ m; y9 N
7. 对differential pair nets 之”net space type” properties应怎样设定？- |8 s# ^- y' C( ~8 |/ o
1) 先设定对net 设定一differential pair property,4 ]8 {* r% N5 s6 @8 C. y
) s& V1 d' N P9 `, l
2) 再在constraints system 控制面板中选择spacing rule nets 栏的attach property nets,并在allegro 窗口control panel的find by name 下选择 property,
. ^* G$ z1 S$ b e3 c& T, _
6 V9 `- e6 K) R% c) h3) 选取相应property,
4 L/ }3 T! M" k' m. M7 z3 P' Y( [/ g' w7 K7 d. ]3 g4 |
4) 再对其套用spacing rule 即可.5 B: ~* d, S( m# r# G
, ~1 f" R( r6 J
8. Hilight时的两种不同的显示方式（实线和虚线）
' o% j) Z$ r6 Z在setup>user preferences>display中,勾上display_nohilitefont,则以实线显示,不勾则虚线显示,实线比较容易看清; `' B3 S! w, S6 u, X5 f# W) j, e. A
! D1 {; v6 a, H9. 怎样更新Allegro layout窗口下的tool bar和display option设定
( | i+ `+ U7 j2 s# a! aView>customization>tool bar中,勾上欲显示在窗口中的内容;欲锁住右边display option窗口,在view>customization>display option中选locked_right.这样重开一个ALLEGRO窗口时就会恢复上一次的设定.
% s V1 ^. O" w5 {) v7 ^
9 {& a) U+ M2 B3 `. ~: h4 }10. Color and Visibility 视窗过长,有的人在使用一阵子后会发现Color and Visibility 视窗过长不好关掉其视窗,这时有两个方法可解决./ x3 N4 F9 l6 ]( ?4 P( Q
1) 关掉 Allegro程式然后删掉pcbenv路径下的allegro.geo,再进 Allegro 就会重设其视窗
7 |; P- u l6 h3 S$ P! D: G B* Z8 I( M
2) 将Allegro.geo 档中的Form.cvf_main 改其值 60 40 0 430
! O/ d* Q2 E% x* n+ G* L L
3 }9 Y+ X: C& F11. 开啟allegro时,会自动在桌面上生成allegro.jrl档,怎麼解决？ 可能的情况：环境变数中将temp路径设成了桌面- {1 k( f+ q+ n& Z5 H
1) 环境变数中将temp应设成:%USERPROFILE%Local SettingsTemp
- ]( ]! p$ N; R2 y
2 S5 L6 p: Z9 w8 E2) Setup>User Perference之Design_Paths>textpath项设成了桌面 j6 M! w6 p' M. h4 M% q
; ]( Z3 ?4 z0 e4 w; z
12. 当我们要RENAME背面元件时不成功
/ f& N6 F' B: d选Edit/property,选中背面所有元件（FIND中选component）,分配一个auto_rename属性,然后再rename一次.( l0 ]2 r e+ g& C# {# ]
& d5 ~" |4 S8 b( v13. Rename
" H M8 \+ X! W8 A! w! NSetup/user preference editor/misc/fst_ref_des可以设数值如501，它代表的意思是元件Rename后是从501开始如C501,R501等等。' _* K( C- T7 O r+ S
0 `8 }4 \# Q* C) E/ @+ r
14. 我们在走线时﹐经常碰到这样的问题﹒走线时候我们渴望RATS显示随著走线而改变﹐以便走线﹒ Setup/Drawing options之Display中的Ratsnest Points有两选项﹕9 E* {1 A2 f# Q- o& s1 L/ i
1) Pin to Pin (Rats在Pin之间显现)* x0 |, k5 R- a# l6 n: X
S# q' b. {# F+ n
2) Closest end point (Rats随走线改变显示)! q# I" ~- l0 \$ P8 X$ E$ {
; j$ P3 s+ k9 G1 J2 ?15. 怎样复制多个有规律的VIA! `: {8 B: X/ T
点COPY在右命令栏X,Y中输入VIA的个数,则间距以PIN舆PIN之间距為准.
0 [( P. m {7 v5 e; v n& N2 U( K& I+ t4 j
16. 有时打开allegro窗口,menu会反白无效.: H& W- N$ [/ G3 z G1 D
* y" d5 v7 `' q6 [
1) 将不是系统路径(c:cadencepsd_14.1sharepcb extcuimenus)下的men文档删除,再更新系统路径下的men文档,# v# s( j0 ^1 e7 w5 F& L6 Q
3 a' k f: J0 t) K# g
2) 再重新开一个allegro窗口.
0 W: p+ f( B. ]9 g m- l& l
$ a/ o9 U9 ?# F- w- P17. Stroke的使用) o6 K1 |6 d3 R' q0 u. x
1) Setup>User Preferences…>UI:no_dragpopup, 若勾选用右键画stroke图形就可实现快捷功能﹐默认状态為须用CTRL+右键才可实现Stroke功能18. 如何将Help file、可执行程式掛在Allegro Menu上？ ~) D2 V% O0 f
( a; x% ~! X$ |: g4 [3 V1)将LayoutserverFUserg47Menu File下的*.men档Copy to: C:CadencePSD_14.1SharePcbTextcuimenus下,
D9 U& H; @. C: K8 e& l/ {6 O0 C1 p
2)将Pcb_server2PcblHelp File下的Help file Copy to C:CadencePSD_14.1SharePcbHelp下。掛上去的Help file就可以执行了。
- t5 m. n1 w, t9 l; A7 v$ P# X( g; k5 V3 l1 c) P
19. Menu之Path设置。
0 g, R3 ]' T) a5 U- D
% H" _4 m8 a# b* V# U2 V2 pSetup>User Preferences之Ui_paths 选menupath项，其默认Path為当前路径和C:CadencePSD_14.1SharePcbTextcuimenus，当你要改变Menu时，建议新增一个Menu路径以防损坏系统的Menu.
& E1 [9 F" v/ N/ Q
" L& C! s; t' ~1 p20. env中快捷键的保留
g4 w) T/ o6 P' k- V& w4 B" S- ]: O/ O+ r1 Z f! e j' G
将C cbenv 下的env档中alias项Copy to: C:CadencePSD_14.1SharePcbText下的env档中。即可保留你在env中的快捷键设置。
5 K6 a# d y7 s2 U: k/ s3 H, i
9 o' I. @9 ?! M21. 在进行SUB_DRAWING时﹐同一个内容会有两个相同名字﹐有时也无法打开. z, l j( o0 o& I: {
在SETUP/下的CLIPPATH路经只设当前路径﹐别的去掉3 w( L( t( ?, c
/ P, t) n( l3 ^# K: \" \3 L* {+ |
22. 定义某部分区域不能有测试点
: i9 r# B1 [$ Y% H$ F在Manufaturing/no_probe_bottom这层加上一块SHAPE则可.当用Route/Testprep/create Probe来create这块区域的测试点时会失败，出现的提示為：Pin out of bounds.2 [. h! a9 I) C& m
; N& ]# I3 h9 ^# ^( I4 s6 K5 a8 b
23. Allegro Lib里的pad有更改﹐而在做零件的视窗replace不了该pad﹐即使删掉该pad重新叫进来也不能update﹒0 z* J$ B" Z8 b2 |0 p7 s+ u
: m! D: |' [7 ^( k, S
1) 把该pad的坐标先记下来﹐然后把该种pad删掉﹐# o J' U& _5 F& e: J+ d
5 ^5 L0 z+ X/ E
2) 选toos/padstack/modify design PADStack…在弹出的窗口中选purge/all,再在弹出的窗口中选yes,之后再重新叫进该pad就ok了.
5 z! Y, K- ]6 g! A8 {3 I, p+ d6 d/ A7 f" x" o5 H' U9 J) \% f
24. 对於VCC,GND等这些线宽要求较高的信号, 在pin脚比较小,比较密的IC上走这些信号时就很容易產生line to line的错误,如果只是单纯的把线宽改小了来走也会產生L/W的错误.0 U0 J4 z) I, T" C) ^3 X' U
1) 在设这些信号的rule时,在constrain system master下的physical (line/vais)rule set etch value下,把min line width设為VCC, GND等信号一般要走的线宽值,, P& J( V5 |* e, E; G5 S! |# F
. ]- z% U$ U; Y% [3 c) }8 P6 M
2) min neck width设為那些特殊IC能走的线宽值,3 D% H5 x5 a6 v ]8 J3 K4 ~1 H3 e$ X
! I' |- }) x3 `+ E; K6 `: D
3) max neck length设為这段线宽减少了的线可以走多长.2 g7 K! ?1 ~( z5 s7 k; R: A
" j1 f: W1 k* q/ O$ B, }4) 然后在这些信号套上这个rule.以后在走线时就可以把特殊IC上的VCC,GND等信号的线宽改為刚才所设的那个min neck width值而不会出错.; ~( _! J+ a4 {* y( a
7 `& L& P9 d: E/ t8 D) S1 j
25. 做零件时无法放置PAD
+ [$ ^+ k8 Q: V- L7 f" m3 @可能是右边display窗口的option栏: Inc 和Text block项数字為零﹐将其改為自然数则可% x+ K' d/ \. ~9 y+ R8 w
I" E5 R; Q& H1 Q9 o1 R1 j$ c& L
26. 做金手指零件时﹐REF＊等五项内容摆放的层面（Assembly_Top OR Assembly_Bottom）
- [" C2 j3 P0 R- `- I/ r9 K: D1) 当金手指的两面做成同一个零件中时﹐REF＊等五项内容只放在Assemble_top 层﹔
1 Y' E$ A' e/ J/ M C& M( o" e" s& X; D9 y: M2 R$ r$ t7 z
2) 当金手指的两面分开来做成两个零件﹐对於Top层的零件﹐其REF＊等五项内容放在Assembly_Top层﹐对於Bottom层的零件﹐其REF＊等五项内容放在Assembly_Bottom层
. t+ e* v% K* S. O
! [0 B/ r; k: Y8 C27. 在board file中replace不同封装的零件?0 p2 Y% s* F: P
1) 先给要replace的零件增加一属性----Edit/Property, 选择temporary package symbol, apply.
I h. K* ^4 ? K2 O' q
1 B6 B" e4 L2 ^+ m2) 再执行指令: place/replace SPECCTRAQuest Temporary/symbol. Replace的零件要与原来的temporary symbol的pin count一样& }8 F9 O3 n" i$ @' A! U
$ h a3 T# {4 m8 U0 t1 W% O t6 Y- m
28. 开啟Allegro视窗时，等待很长时间，在command视窗提示Function未找到等资讯。5 J! `1 ]2 F- m% t% w1 |, F1 o
将Pcbenv下的不常用之skill file delete掉，把 Allegro.ilint 档内的相应之Load “*.il”行delete掉。* D( d. a5 G! r/ H8 _+ K1 A
" c4 ^8 c. W% U7 M
29. Z_COPY命令在shape symbol和flash symbol格式中不能使用.
) I$ Q/ i3 b! |7 s! a2 O. |* v6 U1 j5 r0 p0 \) L- r9 i
在setup>drawing size>type去变换工作平臺的格式到可以使用Z_COPY的格式,用后再变回来即可.可省去subdrawing的繁琐.
6 U$ ]8 u0 m6 ` J* |1 Q4 x4 M A" n9 m% S1 N1 @' ^! S/ M
30. 如何保护自己的Project。: G5 t# N2 C1 s( S% X$ b1 S- a' p& ~) |
Allegro14.2中Allegro Design Expert之Editor. File> roperties选择Password. 输入密码，再钩选Disable export of design data项，这样你的Project就不会被人盗用了。* v. I4 c. ~7 n9 e# A
) a. N! E5 V4 M% O# W' B31. 在Allegro14.2中不能执行dbfix指令。
& G6 j7 v& L: I% Y1) Dbfix为Allegro14.1中用来Repair errors的****程式，而在Allegro14.2中将这些Check& Repair errors的功能集中在DB Doctor这一个****程式中。DB Doctor可以Check& Repair各类型的errors 它支援各种类型的layout档案格式，像*.brd *.mcm *.mdd *.dra *.psm *.sav *.scf. 但它不能确定完成repair所有errors.1 u6 ?$ H0 f8 L- t
3 B% x# {: y8 m3 k) I6 T32. Allegro Utilities****程式介绍2 p- K, c! |. A% }$ n
1) Allegro to SPECCTRA: SPECCTRA Automatic Router/ y7 }+ g5 E" U7 x* W1 Z# Q8 ~0 I, X: b
( q9 a- r" ? w: C" |% U. p
2) Batch DRC: 移除板子内所在DRC marks，只是移除mark而以，若要layout须Run Update DRC.) V4 f1 ]; V2 h$ i
/ O5 P* Z& @0 `3 e0 q8 b
33. 如何避免测点加到Bottom层的零件内。
F) r6 x" D _2 V/ A& e( _一般情况下测点都加在Bottom层，即layer选Bottom.在运行加测点时Route>Testprep>Auto…中不要钩选Allow under component,电脑会自动根据零件之Assembly侦测是否有湞点在零件内。已加在零件内的湞点将无效。; K$ Z: X* v. Z5 ]0 P
5 P) b0 |7 I) f7 L( D: V- ]7 W0 N
34. 如何一次性highlight没有加测点的net
1 W0 s/ ~, e8 w+ N/ }1) 方法一：在运行完Route>Testprep>Auto…之后，highlight所有net,然后关掉所在层面，只开Manufacturing>ROBE_BOTTOM,之后以框选方式dehilight所有net,再打开需要之层面，剩下的highlight net即为未加测点之net. R2 X. i. P* s
9 f$ v0 F) u' u1 W( s
2) 方法二：在运行完Route>Testprep>Auto…之后，在Allegro 命令行输入hl_npt即可一次性highlight没有加测点的net. 前提是…pcbenv下面有hl_npt.il skill file.
$ z' d/ ^5 l! X1 Z) g( {6 ^2 ^7 F' B6 L. Q( _. B, k2 A$ Y
35. CRTL键在Allegro中的使用。7 M* S- C; T% B1 R
在执行逐个多选指令像Hilight、其他命令之Temp Group时，按住CRTL键可以实现反向选择的功能，即执行Hilight时，按CRTL键时为Dehilight, 执行其他命令之Temp Group时按CRTL键为取消选择。* _! m' R1 u. Z8 F( W( T
; g+ r. M; k4 G
36. 通过show element之report档产生一个list file.* p9 I' k% E# K" H3 ^1 }) b
Display>Show element框选目标net or symbol etc，则产生一个Report视窗，将其另存为一个txt档，即为一个list file.这一list file可用於Hilight一组线，Delete一组symbol,此作法比设定Group或定议Bus name更为灵活。1 h1 L2 M4 ~) n
/ ~8 M; _8 r8 l% J# n
37. 固定Report窗口以便显示多个Report 窗口
2 E" R/ O q L# [5 h9 n9 j% X! s在Report窗口选File>Stick,该窗口即可固定﹐再执行Report指令时﹐该窗口将不会被覆盖
4 L' J1 ]+ M" U8 x" U
' t; z. x( `4 T38. 中间键之放大缩小的设定2 L3 k3 Q: a$ k. E6 v a1 }9 Y
Setup>User Preferences…>Display: no_dynamic_zoom,若勾选﹐则点击中间键时只可一次性Zoom窗口﹐默认状态时﹐点击中间键可随意zoom窗口。: I; O2 V- Z/ ]* f
; {/ ^0 g2 X) b' ~! Q, C: D
39. Show element时不显示manhattan etch length" b! A% M% v1 |+ k! A
1) Setup>User Preferences…>UI: show_max_manhattan_pins 在Value栏Key入1就可以Show element时不显示manhattan etch length,此设置对有NO_RAT属性的net不适用。1 B, J/ x. j% s* L: U4 c: t# Z
) e6 ^2 Y+ w' X- P5 A1 D6 {
2) 一般情况下超过50 pins的net,比如GND等power net, Show element时不显示manhattan etch length。. T" k1 R: P0 i, ^# j
1 q5 V, g+ F- q; H
40.非电气引脚零件的制作' f4 H& Y# e6 I- k: ?7 Z1 _4 o( G
建圆形钻孔：
f! {* y9 `0 k$ v（1）parameter：没有电器属性（non-plated）。2 A( g) T% ^% x( F/ {+ L v) W! |
% i0 t7 g6 D7 G
（2）layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。
$ A* I+ z5 l+ `# y# u. n# O! O1 k8 I, V2 h; S' o$ ]% g
注意：regular pad要比drill hole大一点。8 ^. q* D8 P) ^; v
* D2 H# s+ X+ [1 C8 W7 G1 @) A7 h41.Allegro定义层叠结构) P! F' t% h3 R" h* ^' I
对于最简单的四层板，只需要添加电源层和底层，步骤如下：, B7 c6 b' C. c6 ~
1、Setup –> cross-section3 }, ], T) p, b. M3 }$ K5 M
2、添加层，电源层和地层都要设置为plane，同时还要在电气层之间加入电介质，一般为FR-4+ L1 m2 M0 W% ~2 Q; T. E
3、指定电源层和地层都为负片（negtive）
* S, c4 `. o+ O' c! x4、设置完成可以再Visibility看到多出了两层：GND和POWER2 d- [2 z" G U8 }7 _& a8 N" u
5、铺铜（可以放到布局后再做）6 C8 ]5 }& f& y% }/ R
6、z-copy –> find面板选shape（因为铺铜是shape） –> option面板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND层覆铜
% X7 W4 O; x& b6 w- v7、相同的方法完成POWER层覆铜$ k* y' J* L2 B# J2 p+ l3 i
/ T2 Q v# V q5 a( j7 Y( D
42.Allegro生成网表) Z, @! e& u" x
1、重新生成索引编号：tools –> annotate$ \4 c! L: C2 c& z* C$ ]
2、DRC检查：tools –> Design Rules Check，查看session log。
1 Z2 z2 k2 C* K+ _# M" g3、生成网表：tools –> create netlist，产生的网表会保存到allegro文件夹，可以看一下session log内容。5 b& Q0 ~( Y" T7 \# L7 h2 p
$ l" X2 Z$ e7 x6 S8 [8 P
2 |( s/ y$ J0 o9 H$ hAllegro导入网表* `( Q. a1 y; Z) X! C l& a# y
. w) u, R( g4 U1、file –> import –> logic –> design entry CIS（这里有一些选项可以设置导入网表对当前设计的影响）! [6 V" Q1 Z/ B, {1 A$ r/ m# F8 t
2、选择网表路径，在allegro文件夹。
# x9 C E$ b3 Q/ ^2 j7 ]3、点击Import Cadence导入网表。: v5 _7 Q" o u+ o' K$ d
4、导入网表后可以再place –> manully –> placement list选components by refdes查看导入的元件。
# s) N3 H. `7 s! X5、设置栅格点，所有的非电气层用一套，所有的电气层用一套。注意手动放置元件采用的是非电气栅格点。$ T( _2 T4 k( I1 g4 P2 P! y# S* Y. F K
6、设置drawing option，status选项会显示出没有摆放元件的数量，没有布线的网络数量
0 |* G5 ~+ b+ d
, W8 G2 v/ Q' ^- L" L- H" P2 F6 x* K43.Allegro手工摆放元件
~, h8 D* S2 O- x1、place –> manully –> components by refdes可以看到工程中的元件，可以利用selection filters进行筛选。另外也可以手工摆放库里的元件。还可以将对话框隐藏（hide），并且右键 –> show就可以显示了。2 t! A* r" f5 ? T8 Z
0 D% |! o) Z3 n2 k W! j
2、如何镜像摆放到底层？# O$ I2 @0 z4 L! H6 }
; y2 D, W8 u, x& L. w
方法一：先在option选mirror，在选器件
8 V$ o% Z, G. \7 B方法二：先选器件，然后右键 –> mirror/ c+ j% L( n/ \' l6 ~$ t/ J; w' X1 X
方法三：setup –> drawing option –> 选中mirror，就可进行全局设置3 ?: `+ n: ^' I% }/ l
" G& f% m4 t* O; W {方法四：对于已摆放的零件，Edit –> mirror在find面板选中symbol，再选元件这样放好元件后就会自动在底层。2 Z9 O5 Y- N1 K
# W" s: N6 y/ b1 f4 W0 a' q" `. l3、如何进行旋转？5 ?5 J' v: b% O: ^" ]0 B4 b5 i
5 \& V! ~3 U2 m- @ @8 e; b3 J, o方法一：对于已经摆放的元件，Edit –> move 点击元件，然后右键 –> rotate就可以旋转; Y. ?- A+ o/ c9 t/ J0 x
方法二：摆放的时候进行旋转，在option面板选择rotate
) H R9 v4 S; O2 u
- l, [5 j* {7 D% B, }. Q44.Allegro快速摆放元件3 _: w- Q \( N- X* e: ~9 B
1、开素摆放元件：place –> quickplace –> place all components
# N$ ?- k$ }2 M& s& ?1 w. j9 }4 c& L" J) V7 H+ m
) w7 d% k# R8 H2 M
2、如何关闭和打开飞线？$ T; R: a6 r, J$ q0 k
% G2 \) g, ?# Q4 [' ^6 E
关闭飞线：Display –> Blank Rats –> All 关闭所有飞线8 r# p. W/ |- s, J( b
打开飞线：Display –> Show Rats –> All 打开所有飞线+ q$ S. U' ~( H
6 ~- ^% O* ]! L+ f3、快速找器件：Find面板 –> Find By Name –> 输入名字
; t. r! D0 ~# b5 d4 Y
; m4 f1 x( h' Y45.约束规则的设置概要& T) A1 `8 c. r3 Q2 l
1、约束的设置：setup –> constrains –> set standard values 可以设置线宽，线间距。间距包括：pin to pin、line to pin、line to line等
$ k; s7 K A# ~
. K7 e. A% z* E1 D7 c. h& @2、主要用spacing rule set 和 physical rule set, R6 {9 J9 V) L/ u, n) A& J; P
9 O1 \4 ]) q1 o4 Q% S- \4 ?6 U46.约束规则设置具体方法& F& A0 c( |1 }: Y' ]
1、在进行设置时，注意在Constrain Set Name选择Default。这样只要是没有特殊指定的网络，都是按照这个规则来的。
, a5 |( Q; l/ h: ], s& T2 }& n2 h0 g: `0 B$ i$ A- H
2、一般设置规则：pin to pin为6mil，其他为8mil。* i/ V6 M& `/ }) q5 G# l
7 t( t* t1 R' i j$ S3、Phsical Rule中设置最大线宽，最小线宽，颈状线（neck），差分对设置（这里设置的优先级比较低，可以不管，等以后专门对差分对进行设置），T型连接的位置，指定过孔
7 t2 L. T" g- f1 r5 n8 Z, j j4 s j( I9 I' {, d* S
4、添加一个线宽约束：先添加一个Constrain Set Name，在以具体网络相对应。
f& _ n. ` A' ^8 r, T
3 f2 T; B, e l* j: `9 h& j [47.区域规则设置/ r8 v* x! z* G# X- z
1、设定特定区域的规则，例如，对于BGA器件的引脚处需要设置线宽要窄一些，线间距也要窄一些。* p4 {+ V3 a( v2 A5 K2 r
8 f, p. \3 k" [/ ^/ e2 \/ |, S
2、setup –> constraints –> constraint areas –> 选中arears require a TYPE property –> add 可以看到options面板的class/subclass为Board Geometry/Constraint_Area –> 在制定区域画一个矩形 –> 点击矩形框，调出edit property –> 指定间距（net spacing type）和线宽(net physical type) –> 在assignment table进行指定
! K/ |5 o N# V" W, Q, @& l: E |
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发表于 2020-11-19 13:39
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