|
|
EDA365欢迎您登录！
您需要 登录 才可以下载或查看，没有帐号？注册
x
本帖最后由 sisisisisisiwww 于 2020-11-19 13:42 编辑
+ G% ]5 h! V0 y- A
5 j# [2 l' ?7 i9 F1.鼠标设定: 在allegro视窗 LAYOUT时,每执行一个指令例：Add connect, Show element等鼠标会跳到Option窗口,这样对layout造成不便. c" z# ^& w9 e/ X% v0 q
* ~. J' l8 g6 S1) 控制面版＞滑鼠之移动选项中,指到预设按钮（或智慧型移动）：取消“在对话方块将滑鼠指标移到预设按钮”设置5 l: u$ ^9 u3 A1 d- G( J' i* d% K9 J
% {) I$ ?7 i9 e2 Y% h
# ~1 ~4 ^3 I5 U% F
2. Text path设置: 在ALLEGRO视窗 LAYOUT时,不能执行一些指令：Show element, Tools>report…
4 A8 z( n+ h8 u- `' i: z# Z0 j$ v3 t/ a& D$ C& m8 v0 X
1) 应急办法：蒐寻一个相应的log文档copy到档案同一路径即可.' U+ ?3 t& A7 K5 W" M
% K+ O l! Y6 @2) Setup>User Preference之Design_Paths>textpath项设為：C:cadancePSD_14.1sharePCB/text/views即可.! }4 X! S, O# ^: n; Q. Z5 ]& g
+ y; h8 U; V# L- ~
3. 不能编辑Net Logic.
% ?+ U$ ]; ]$ U0 n. r3 r8 qSetup>User PeRFerence之项选择logic_edit_enabLED,点选為允许编辑Net Logic, 默认為不能编辑Net Logic.
7 L5 O2 ~; L- a7 w
. U+ P/ |7 b# C# ~: I" i4 u! t; {/ L4. 转gerber前需update DRC,应尽量将DRC排除,有些可忽略的DRC如何消除?
/ q5 } s0 p- j7 r; r% J! _1) logo中文字所產生的K/L error,可另外增加一个subclass,这样该文字不用写在ETCH层,可消除K/L error.
5 g2 j, t, B/ R: d. {/ z# E
7 ^( L! _, [$ m0 }8 F2) 有些可忽略的P/P,P/L 的error,可给那些pin增加一个property---NO_DRC, 操作:Edit/Properties,选择需要的pin,选NO_DRC, Apply, OK
- P, o( i7 x: h4 Q( {8 p' ^' D
) i; j: I- E0 w ?9 v5. 对某些PIN添加了”NO DRC”的属性可ERRO并不能消除﹐这是為什么?% u S, o) S: c, F3 K" o9 k8 } e
“NO DRC”属性只争对不同的网络﹐对相同的网络要清除ERRO,可设定Same net DRC 為off.5 q2 Z5 P# l' C
3 E' {9 n& C' w% _# e
6. 如何Add new subclass:
1 C6 [- E9 v+ ]; oSetup>Subclass之Define Subclass窗口选Class,点add”New subclass” 通常用到的new subclass有：GeometryBoard Geometry之Top_notes, Bottom_notes, Gnd_notes, Vcc_notes等。其作用為gerber中Log之Title/Page name所放层面。 / ]! n& t+ B2 [( O; H
+ u. `6 k1 R- r7 d7. 对differential pair nets 之”net space type” properties应怎样设定？0 E* @5 D' K0 P: g$ d) z
1) 先设定对net 设定一differential pair property," Z/ b# O( i: z1 e1 X
9 c, L- K, u( ~% e2) 再在constraints system 控制面板中选择spacing rule nets 栏的attach property nets,并在allegro 窗口control panel的find by name 下选择 property,
' |# x8 P# A8 s; ]* ?" c9 j+ `& L* B# [6 V0 d2 ?1 u$ j
3) 选取相应property,
* X# g- m' |$ d) [/ g( H' s: |' }
. K5 }( K9 H6 f4) 再对其套用spacing rule 即可.
8 J3 A8 P6 K- y$ h- P; j$ |
% }3 }8 B7 {7 @5 u( K& V8. Hilight时的两种不同的显示方式（实线和虚线）; o- C! ^+ }; H, k
在setup>user preferences>display中,勾上display_nohilitefont,则以实线显示,不勾则虚线显示,实线比较容易看清
. a5 A7 w9 [4 M# t$ ]. g. l
c X5 I) \5 b; o* r9. 怎样更新Allegro layout窗口下的tool bar和display option设定4 a; ~& l$ y/ m9 k& R' l6 ?
View>customization>tool bar中,勾上欲显示在窗口中的内容;欲锁住右边display option窗口,在view>customization>display option中选locked_right.这样重开一个ALLEGRO窗口时就会恢复上一次的设定.
# ]* ~) @6 e0 m4 W6 B7 j' A( `% z" x! c2 \0 b
10. Color and Visibility 视窗过长,有的人在使用一阵子后会发现Color and Visibility 视窗过长不好关掉其视窗,这时有两个方法可解决.
2 G9 c) J, I3 d# l, B3 O1) 关掉 Allegro程式然后删掉pcbenv路径下的allegro.geo,再进 Allegro 就会重设其视窗
7 Z; r2 h: M7 i3 F
" k4 E& u7 m6 P. |& f" ~2) 将Allegro.geo 档中的Form.cvf_main 改其值 60 40 0 430 F2 r! d* C/ R
/ a. y/ c# D& o/ s' U5 g5 G11. 开啟allegro时,会自动在桌面上生成allegro.jrl档,怎麼解决？ 可能的情况：环境变数中将temp路径设成了桌面0 @2 G, _: v# @# L- N* Z; k
1) 环境变数中将temp应设成:%USERPROFILE%Local SettingsTemp i( S3 ~/ A" W/ ?% ~
# i5 F9 E$ l# S2 }! O. {+ h3 E2) Setup>User Perference之Design_Paths>textpath项设成了桌面; P6 i' o$ |* i, l3 V
8 v# x: u4 f7 N, k( |: ]
12. 当我们要RENAME背面元件时不成功
5 M# l6 X' I6 Q+ I7 C- O4 C选Edit/property,选中背面所有元件（FIND中选component）,分配一个auto_rename属性,然后再rename一次.
8 @# P& z+ l( {/ d; a" n3 B1 J, R" e7 M: d
13. Rename) B D3 D) h6 f# o1 Z
Setup/user preference editor/misc/fst_ref_des可以设数值如501，它代表的意思是元件Rename后是从501开始如C501,R501等等。
! m" l) O4 i6 J& `4 ^$ V% z+ R, n1 D9 F3 U7 g8 v5 \
14. 我们在走线时﹐经常碰到这样的问题﹒走线时候我们渴望RATS显示随著走线而改变﹐以便走线﹒ Setup/Drawing options之Display中的Ratsnest Points有两选项﹕
) r8 K0 W7 o- P- Y \! n6 Q/ u1) Pin to Pin (Rats在Pin之间显现)4 J: d" N8 y. t# k5 @
4 K: Y" J1 y& H1 l2) Closest end point (Rats随走线改变显示) B* s3 a; {! M: h( w6 n
! b+ N- S* \2 z5 m6 ^ T
15. 怎样复制多个有规律的VIA0 J1 D% Z9 H0 f) y) |3 i. N- I
点COPY在右命令栏X,Y中输入VIA的个数,则间距以PIN舆PIN之间距為准.8 J3 ] X5 Z$ i4 T/ D7 I
$ L7 F9 i6 ?. U$ n% h% _1 Y( B' x16. 有时打开allegro窗口,menu会反白无效.: r6 Q& V5 n+ L$ L& ^0 B. v
3 }+ K G, W3 V) v' D) Q3 z" X
1) 将不是系统路径(c:cadencepsd_14.1sharepcb extcuimenus)下的men文档删除,再更新系统路径下的men文档,
( y S- w. R1 _3 @6 i) z3 Q! Q3 V# W- d) s4 t
2) 再重新开一个allegro窗口.- s. {8 i- f" j/ |. O3 h
{/ p& s5 R- ^# q- q% f# `; e17. Stroke的使用/ r3 D+ N9 m8 u
1) Setup>User Preferences…>UI:no_dragpopup, 若勾选用右键画stroke图形就可实现快捷功能﹐默认状态為须用CTRL+右键才可实现Stroke功能18. 如何将Help file、可执行程式掛在Allegro Menu上？
5 C# U9 o2 T0 `! x @7 Q! w) F6 m5 j8 s5 i8 U$ H
1)将LayoutserverFUserg47Menu File下的*.men档Copy to: C:CadencePSD_14.1SharePcbTextcuimenus下,
5 M' x0 Q+ [* t5 F! X9 o' p, y1 _3 U/ g
2)将Pcb_server2PcblHelp File下的Help file Copy to C:CadencePSD_14.1SharePcbHelp下。掛上去的Help file就可以执行了。, ]2 P2 o/ c- B! _+ j" m3 r6 `
& E2 }- _5 _4 K: i6 q
19. Menu之Path设置。% P) I; S6 v' _, s" i8 K" N" y i; J
# b& y1 _$ e# g/ y q v. @
Setup>User Preferences之Ui_paths 选menupath项，其默认Path為当前路径和C:CadencePSD_14.1SharePcbTextcuimenus，当你要改变Menu时，建议新增一个Menu路径以防损坏系统的Menu.
! o c2 r3 B, z9 J, i1 E7 M: z9 a# ^7 C* f7 c% ?: Z U
20. env中快捷键的保留' b" f$ p9 r/ j, Q
& B' ]& l4 ^ i0 ]; Y" U- \将C cbenv 下的env档中alias项Copy to: C:CadencePSD_14.1SharePcbText下的env档中。即可保留你在env中的快捷键设置。
( L6 `% W a( O: z* A! O, j
8 |0 p, P1 b. w6 `21. 在进行SUB_DRAWING时﹐同一个内容会有两个相同名字﹐有时也无法打开8 o% a+ e' v" Z& l
在SETUP/下的CLIPPATH路经只设当前路径﹐别的去掉
( ~/ W8 l: H' q
7 q0 j4 m' j( F9 ?( w. d' |22. 定义某部分区域不能有测试点
$ d/ f4 M4 N e2 ?- N: i5 H q在Manufaturing/no_probe_bottom这层加上一块SHAPE则可.当用Route/Testprep/create Probe来create这块区域的测试点时会失败，出现的提示為：Pin out of bounds.0 K. @1 X8 L i4 i& [: e* g
. B$ y! o- Z `2 C) i7 H2 W23. Allegro Lib里的pad有更改﹐而在做零件的视窗replace不了该pad﹐即使删掉该pad重新叫进来也不能update﹒$ ?0 u: `7 q& y5 c0 y' Y
- p5 b0 y" n+ ]
1) 把该pad的坐标先记下来﹐然后把该种pad删掉﹐
$ O; q+ |( R) m3 _; Z( I0 S% @
- V3 o9 u* r2 V2) 选toos/padstack/modify design PADStack…在弹出的窗口中选purge/all,再在弹出的窗口中选yes,之后再重新叫进该pad就ok了.
" d, u4 D) A5 i9 I! z, p) E, P) R* e& }4 ^( H
24. 对於VCC,GND等这些线宽要求较高的信号, 在pin脚比较小,比较密的IC上走这些信号时就很容易產生line to line的错误,如果只是单纯的把线宽改小了来走也会產生L/W的错误.
0 g/ Z" | d/ {" a1) 在设这些信号的rule时,在constrain system master下的physical (line/vais)rule set etch value下,把min line width设為VCC, GND等信号一般要走的线宽值,, C S6 O! l# M
4 E# O; u- `4 I4 C
2) min neck width设為那些特殊IC能走的线宽值,
( z9 F6 x" b# ~$ U+ G2 \# n7 r7 g- L! q' k! r" y6 k: R( Y
3) max neck length设為这段线宽减少了的线可以走多长.
; l% r8 z6 f2 [2 c( y2 X8 }0 h* Q, U- H/ k z$ D
4) 然后在这些信号套上这个rule.以后在走线时就可以把特殊IC上的VCC,GND等信号的线宽改為刚才所设的那个min neck width值而不会出错.
5 `3 r% S$ G* L* o# z' R) b2 C
$ U! ]" s* ]: G( u4 b. b( L25. 做零件时无法放置PAD
# b E) ^$ t- M. M可能是右边display窗口的option栏: Inc 和Text block项数字為零﹐将其改為自然数则可
3 M+ b# K4 {4 C; ?) v
/ s$ Z/ x. I. Y% w8 W; W% H26. 做金手指零件时﹐REF＊等五项内容摆放的层面（Assembly_Top OR Assembly_Bottom）4 N0 U/ m! e U
1) 当金手指的两面做成同一个零件中时﹐REF＊等五项内容只放在Assemble_top 层﹔) k3 ~& N! u" R9 x" m. L
# }, {+ ]+ D4 |; \
2) 当金手指的两面分开来做成两个零件﹐对於Top层的零件﹐其REF＊等五项内容放在Assembly_Top层﹐对於Bottom层的零件﹐其REF＊等五项内容放在Assembly_Bottom层8 u+ f8 w/ {/ k% X% @
; Y6 P9 d# l4 a" Y7 h27. 在board file中replace不同封装的零件?5 I: E, K, ?% C* e7 ?# U0 Z' I6 g
1) 先给要replace的零件增加一属性----Edit/Property, 选择temporary package symbol, apply.& u% I# g5 f, f1 ]. e4 D6 j7 Z
: v) P) g! @3 b0 P: S) a
2) 再执行指令: place/replace SPECCTRAQuest Temporary/symbol. Replace的零件要与原来的temporary symbol的pin count一样. k" q a: @$ T3 D
" b/ |- \0 w5 S5 d( C: Z
28. 开啟Allegro视窗时，等待很长时间，在command视窗提示Function未找到等资讯。4 I% _. N* l: h# F
将Pcbenv下的不常用之skill file delete掉，把 Allegro.ilint 档内的相应之Load “*.il”行delete掉。2 s3 Z% q" T3 t
; ^0 [$ i4 g5 i9 Z5 N# [29. Z_COPY命令在shape symbol和flash symbol格式中不能使用.
, R: Q! w" |+ v6 F( G% [2 Y ?# o5 ]6 L0 P1 q) S4 L
在setup>drawing size>type去变换工作平臺的格式到可以使用Z_COPY的格式,用后再变回来即可.可省去subdrawing的繁琐.
8 J5 K# H5 s! ?4 r i2 J& o1 q8 k) |) i0 s; n4 Z9 j) X& _3 O2 s! Q. \5 ]
30. 如何保护自己的Project。
, {- r1 ?5 S" D/ d% S) i+ x( z jAllegro14.2中Allegro Design Expert之Editor. File> roperties选择Password. 输入密码，再钩选Disable export of design data项，这样你的Project就不会被人盗用了。
C% W( c5 t1 P/ J- F5 w: `( A7 c3 p5 y0 ^
31. 在Allegro14.2中不能执行dbfix指令。1 a' s# `* Q6 a2 v% v
1) Dbfix为Allegro14.1中用来Repair errors的****程式，而在Allegro14.2中将这些Check& Repair errors的功能集中在DB Doctor这一个****程式中。DB Doctor可以Check& Repair各类型的errors 它支援各种类型的layout档案格式，像*.brd *.mcm *.mdd *.dra *.psm *.sav *.scf. 但它不能确定完成repair所有errors.
G6 @0 a* y( s5 p' u9 u) g$ B
% ]5 ` f( M" x/ m/ A1 m32. Allegro Utilities****程式介绍
+ M4 h1 [) \ h# F# P1 o1) Allegro to SPECCTRA: SPECCTRA Automatic Router
7 u! m' L% o' L f! Q3 w, z, D+ ^' n
2) Batch DRC: 移除板子内所在DRC marks，只是移除mark而以，若要layout须Run Update DRC.% G, b2 x0 ~/ o- d4 q4 i& k. T
1 A; J0 e a3 u$ N
33. 如何避免测点加到Bottom层的零件内。. k+ g; l: I1 `( Q
一般情况下测点都加在Bottom层，即layer选Bottom.在运行加测点时Route>Testprep>Auto…中不要钩选Allow under component,电脑会自动根据零件之Assembly侦测是否有湞点在零件内。已加在零件内的湞点将无效。& I6 }) [$ M. P4 t4 b3 B
" C) @6 h/ g$ ?1 q2 z0 M34. 如何一次性highlight没有加测点的net. ]% H8 `0 m% }) O8 _2 @0 _! ^
1) 方法一：在运行完Route>Testprep>Auto…之后，highlight所有net,然后关掉所在层面，只开Manufacturing>ROBE_BOTTOM,之后以框选方式dehilight所有net,再打开需要之层面，剩下的highlight net即为未加测点之net.* B: a# s7 t m1 ]# i( W
# {# U3 X; z D0 Z
2) 方法二：在运行完Route>Testprep>Auto…之后，在Allegro 命令行输入hl_npt即可一次性highlight没有加测点的net. 前提是…pcbenv下面有hl_npt.il skill file.
5 {$ q2 v, _( g# J# }6 Z A8 B& p4 E6 K/ [/ F* b
35. CRTL键在Allegro中的使用。. g9 }% @# @3 a/ A# N
在执行逐个多选指令像Hilight、其他命令之Temp Group时，按住CRTL键可以实现反向选择的功能，即执行Hilight时，按CRTL键时为Dehilight, 执行其他命令之Temp Group时按CRTL键为取消选择。' A$ B, v$ b% r
0 U4 R, b* @, W
36. 通过show element之report档产生一个list file.
# N0 o% X$ a9 h; ZDisplay>Show element框选目标net or symbol etc，则产生一个Report视窗，将其另存为一个txt档，即为一个list file.这一list file可用於Hilight一组线，Delete一组symbol,此作法比设定Group或定议Bus name更为灵活。0 e! y/ J: G6 g7 e/ u" G
1 n% \/ |6 T" D0 i
37. 固定Report窗口以便显示多个Report 窗口
% T+ s, D+ @- ?3 \: k4 f1 ]5 r" j5 [! n在Report窗口选File>Stick,该窗口即可固定﹐再执行Report指令时﹐该窗口将不会被覆盖
4 r: G$ m! d% V4 L+ z: E) G; l4 U$ g" B8 e
38. 中间键之放大缩小的设定
6 Z9 ] q4 ^' _7 gSetup>User Preferences…>Display: no_dynamic_zoom,若勾选﹐则点击中间键时只可一次性Zoom窗口﹐默认状态时﹐点击中间键可随意zoom窗口。; E- D) J5 x, |( t h0 I+ H
) Y- `6 t3 \0 a39. Show element时不显示manhattan etch length
4 k, g( e2 _. w* B0 z6 c1) Setup>User Preferences…>UI: show_max_manhattan_pins 在Value栏Key入1就可以Show element时不显示manhattan etch length,此设置对有NO_RAT属性的net不适用。
3 {3 k7 |) d) S$ o. J, t+ L; G: O# V: d8 }7 F# G: {
2) 一般情况下超过50 pins的net,比如GND等power net, Show element时不显示manhattan etch length。) p, m, `! N6 O3 g0 o* P
% f0 R; c% _0 ~ ~5 V# Y
40.非电气引脚零件的制作$ Z/ b7 A0 H, X- w
建圆形钻孔：: H: u) K0 x- @& F1 S3 O
（1）parameter：没有电器属性（non-plated）。
1 h: A9 ?5 G3 \3 S0 K* ]- Z' \7 j; A' ]# T. @8 A
（2）layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。+ H0 U: K$ Q" L5 B) o7 Y6 R; K
' k' t. Y4 M' j! U; D8 v. M2 q {! v注意：regular pad要比drill hole大一点。
$ @2 z# }! k- T* [; |7 |* j( }. d, r5 @
41.Allegro定义层叠结构& J; E+ x) `# \' M* \" T- z4 g
对于最简单的四层板，只需要添加电源层和底层，步骤如下：5 K8 s" s# q7 [% y/ b* z' ~
1、Setup –> cross-section9 G* W7 }6 E( K1 f( s. E
2、添加层，电源层和地层都要设置为plane，同时还要在电气层之间加入电介质，一般为FR-4
8 `! h. C2 ^. r) ~0 F( Y3、指定电源层和地层都为负片（negtive）
, B/ G: Z7 t, G4、设置完成可以再Visibility看到多出了两层：GND和POWER& N# B+ j4 G* D' T' G
5、铺铜（可以放到布局后再做）. E9 Q* O" u0 o* W3 Z0 S( o% C
6、z-copy –> find面板选shape（因为铺铜是shape） –> option面板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND层覆铜
: @$ }4 N) {7 }# S* ^5 O/ t @# T7、相同的方法完成POWER层覆铜
1 m7 k. R" J) p. K: l X3 z
6 n8 L; w! |% y( W. b$ X2 _ b+ J* L42.Allegro生成网表7 c5 ], c% l" ^& \+ m! h+ j
1、重新生成索引编号：tools –> annotate
7 Z+ b0 |; s' D. P! t v2、DRC检查：tools –> Design Rules Check，查看session log。
. }8 J; c5 v1 b' t8 s7 z3、生成网表：tools –> create netlist，产生的网表会保存到allegro文件夹，可以看一下session log内容。
$ u% t# ]7 G7 R- ~) T& I# ]/ T9 [, w4 h0 B, q; Y- ]6 {
9 p, s$ n6 T3 y" r" j
Allegro导入网表
+ w, V# _- `% G$ K/ W* }7 w& C9 ]* ~) @ c* H- {
1、file –> import –> logic –> design entry CIS（这里有一些选项可以设置导入网表对当前设计的影响）
4 V% n+ n1 U5 T2 v2 J+ L2、选择网表路径，在allegro文件夹。4 P# D+ q. h& t8 Z, G
3、点击Import Cadence导入网表。
1 N# `; F8 U! z9 J: p$ E8 k" v# q4、导入网表后可以再place –> manully –> placement list选components by refdes查看导入的元件。
. Z! ?7 j( Z, @, ^5、设置栅格点，所有的非电气层用一套，所有的电气层用一套。注意手动放置元件采用的是非电气栅格点。
8 c& s+ S3 V: U6、设置drawing option，status选项会显示出没有摆放元件的数量，没有布线的网络数量
) [+ f7 ?: F* W3 \; i! q* O8 D& W; M: h7 a$ |3 Q6 R, O
43.Allegro手工摆放元件
0 v& `! A6 V4 n) ~+ d1、place –> manully –> components by refdes可以看到工程中的元件，可以利用selection filters进行筛选。另外也可以手工摆放库里的元件。还可以将对话框隐藏（hide），并且右键 –> show就可以显示了。
3 I/ }# w3 m2 O8 ~3 {! m+ e3 m
( |7 W+ p0 c; ?) Z7 n2、如何镜像摆放到底层？
0 r% Y% [ n7 M2 _! Q/ e5 Q! y7 Y9 S/ d( d, `7 }/ C& w( X0 d" k
方法一：先在option选mirror，在选器件) y! s0 y8 [: c1 A9 d2 {
方法二：先选器件，然后右键 –> mirror ?! c2 ]# \4 h" l
方法三：setup –> drawing option –> 选中mirror，就可进行全局设置
* U9 j) ] B/ P4 B/ C8 w# V5 y* Y
% c1 m/ p0 E0 W4 R& [7 [: A$ K5 x方法四：对于已摆放的零件，Edit –> mirror在find面板选中symbol，再选元件这样放好元件后就会自动在底层。
, F, l5 S) i# U- l. o7 A! U& X8 p9 F9 `9 Z8 F: d; y* ^& A4 D }
3、如何进行旋转？
9 T: q2 `+ n! p- n% p
# @! ^ d: M# l. u5 N方法一：对于已经摆放的元件，Edit –> move 点击元件，然后右键 –> rotate就可以旋转
: Z8 E/ @# } y! ?, [方法二：摆放的时候进行旋转，在option面板选择rotate7 g* \( |2 d0 d: f
5 m) g, d b* M# A' Q
44.Allegro快速摆放元件* M) @9 _- h" A7 n
1、开素摆放元件：place –> quickplace –> place all components
0 g7 u1 S% O. Q& ~8 v, a/ h+ }9 [: D8 P- c( [
/ \4 Z3 o3 {) i, ?. v2、如何关闭和打开飞线？- |8 V! g; [5 d! i; g% X5 V
0 {3 q9 C# i8 H, x8 t9 G关闭飞线：Display –> Blank Rats –> All 关闭所有飞线
. L$ y1 E" R, L打开飞线：Display –> Show Rats –> All 打开所有飞线 k% y5 Z! v7 P
. b1 R, @# }9 c' f. V3、快速找器件：Find面板 –> Find By Name –> 输入名字# U, ?* `' e# e" f8 g
/ V0 a6 Z8 g! e: f, ?( I3 C ^! K4 g1 C
45.约束规则的设置概要
* {3 E" \9 ?; q, N* ^1、约束的设置：setup –> constrains –> set standard values 可以设置线宽，线间距。间距包括：pin to pin、line to pin、line to line等
8 f2 b5 f) M! \, g" h; w4 D1 I" `6 d% P9 r6 r
2、主要用spacing rule set 和 physical rule set" g4 o2 e: t N% H& a. K1 J
% o0 h: a7 ~+ L. B0 H$ f% ~
46.约束规则设置具体方法: P: {+ D" N/ t
1、在进行设置时，注意在Constrain Set Name选择Default。这样只要是没有特殊指定的网络，都是按照这个规则来的。
& l4 j; M; B; ]& A7 E8 T, R* R# ~# }
2、一般设置规则：pin to pin为6mil，其他为8mil。
. Q9 {* e! S. N; O& f9 v# h+ e; B
+ k# q$ S& R+ t: D3、Phsical Rule中设置最大线宽，最小线宽，颈状线（neck），差分对设置（这里设置的优先级比较低，可以不管，等以后专门对差分对进行设置），T型连接的位置，指定过孔( `6 A# q+ e2 ]1 N }7 \
% `/ c9 X2 x8 F2 p4 j' q4、添加一个线宽约束：先添加一个Constrain Set Name，在以具体网络相对应。
7 U. E5 W% L$ ^; ^/ K) o1 k8 `; g( y3 ]/ M* R/ P
47.区域规则设置 X. W( O: |- u. V
1、设定特定区域的规则，例如，对于BGA器件的引脚处需要设置线宽要窄一些，线间距也要窄一些。
+ A0 m; o- H( d
+ R1 h) s: Y A. ]% W2、setup –> constraints –> constraint areas –> 选中arears require a TYPE property –> add 可以看到options面板的class/subclass为Board Geometry/Constraint_Area –> 在制定区域画一个矩形 –> 点击矩形框，调出edit property –> 指定间距（net spacing type）和线宽(net physical type) –> 在assignment table进行指定
* ]0 Z) j$ `+ R" X |
|
/1 
发表于 2020-11-19 13:39
收藏
淘帖
支持！
反对！