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本帖最后由 sisisisisisiwww 于 2020-11-19 13:42 编辑 6 S( B4 _- _0 t- @
4 u, ^1 F# H# z9 S" x2 e$ T1.鼠标设定: 在allegro视窗 LAYOUT时,每执行一个指令例：Add connect, Show element等鼠标会跳到Option窗口,这样对layout造成不便.
$ q2 Q6 k; r2 [. Z* U6 _; ^
6 ?; c7 f, _# }+ }, Q+ h1) 控制面版＞滑鼠之移动选项中,指到预设按钮（或智慧型移动）：取消“在对话方块将滑鼠指标移到预设按钮”设置5 B% v$ A0 n" x, T9 W- X. t X: G
+ Y0 T1 N ?& d/ C$ y8 I1 B
* I! q8 e* A' b6 d1 I& M$ m2. Text path设置: 在ALLEGRO视窗 LAYOUT时,不能执行一些指令：Show element, Tools>report…
* ~! L! Q" w1 X w/ q/ {/ R1 T
* a3 W8 _2 E+ P$ T' c+ b1) 应急办法：蒐寻一个相应的log文档copy到档案同一路径即可.& h! O5 T8 k. U, L
& I5 a, N. u( l! l9 l) Y
2) Setup>User Preference之Design_Paths>textpath项设為：C:cadancePSD_14.1sharePCB/text/views即可.
% W0 y; }% J; `: S3 S% k7 ^0 j. O {( n
3. 不能编辑Net Logic.
1 o9 ~9 J& B3 d( TSetup>User PeRFerence之项选择logic_edit_enabLED,点选為允许编辑Net Logic, 默认為不能编辑Net Logic." _; x' ^. i0 \* x4 O% R
5 @; j% b% U: r- r/ E4. 转gerber前需update DRC,应尽量将DRC排除,有些可忽略的DRC如何消除?
% ~) ^7 \$ s# l6 M1) logo中文字所產生的K/L error,可另外增加一个subclass,这样该文字不用写在ETCH层,可消除K/L error.3 O3 E' p5 u4 e" \
. `4 d: \) j) j6 N4 h7 f. j0 j
2) 有些可忽略的P/P,P/L 的error,可给那些pin增加一个property---NO_DRC, 操作:Edit/Properties,选择需要的pin,选NO_DRC, Apply, OK
/ `! M: P( g ^3 l8 `& f& R7 n# F3 g
5. 对某些PIN添加了”NO DRC”的属性可ERRO并不能消除﹐这是為什么?; T9 f6 }( U+ P" K/ f. e# s6 ?
“NO DRC”属性只争对不同的网络﹐对相同的网络要清除ERRO,可设定Same net DRC 為off.6 I( B1 n K& W% C1 ^9 I' V" l
9 M! I# w! O. e5 L; k# p6. 如何Add new subclass:
C$ B* l% p: a8 i5 t1 l# t e- NSetup>Subclass之Define Subclass窗口选Class,点add”New subclass” 通常用到的new subclass有：GeometryBoard Geometry之Top_notes, Bottom_notes, Gnd_notes, Vcc_notes等。其作用為gerber中Log之Title/Page name所放层面。
' S0 \# P+ `% K, D5 q) f' E" A! }0 k
7. 对differential pair nets 之”net space type” properties应怎样设定？
" w0 j& Y1 `: p( k& Q( w1) 先设定对net 设定一differential pair property,
" o% n# n0 u2 p
/ k; d( u: K$ g, Z4 i3 C2) 再在constraints system 控制面板中选择spacing rule nets 栏的attach property nets,并在allegro 窗口control panel的find by name 下选择 property,7 P* w. t* J6 [; m, g4 w) \
/ V) j5 [# r" x3) 选取相应property,9 v1 [' B) {7 G& z6 W2 I; n
( G1 ?2 \, N% O! ?
4) 再对其套用spacing rule 即可.; f3 C$ y# _% l# a+ E
$ r3 q$ d3 C2 s, l: e7 t8. Hilight时的两种不同的显示方式（实线和虚线）- w, ?/ v! i% {) x1 F y
在setup>user preferences>display中,勾上display_nohilitefont,则以实线显示,不勾则虚线显示,实线比较容易看清- K; H& j' K) I% p% O
7 V, u7 G9 i( H8 Z2 z* E
9. 怎样更新Allegro layout窗口下的tool bar和display option设定' [) }; v a7 D8 M, w
View>customization>tool bar中,勾上欲显示在窗口中的内容;欲锁住右边display option窗口,在view>customization>display option中选locked_right.这样重开一个ALLEGRO窗口时就会恢复上一次的设定.6 n. A0 [/ _# m5 {4 e0 z' T
" V/ I1 X6 D: D, A q& @. R10. Color and Visibility 视窗过长,有的人在使用一阵子后会发现Color and Visibility 视窗过长不好关掉其视窗,这时有两个方法可解决.
# g- H6 D+ ?) n+ e# ?. w3 ?4 D1) 关掉 Allegro程式然后删掉pcbenv路径下的allegro.geo,再进 Allegro 就会重设其视窗
# A! E2 ]& P* F- F
3 k' g3 d" d' B1 d; w* u0 C6 S) {2) 将Allegro.geo 档中的Form.cvf_main 改其值 60 40 0 4300 C, Y; ?0 B6 t( G
3 U. D) C2 [7 @* s6 |/ j+ O; n9 j11. 开啟allegro时,会自动在桌面上生成allegro.jrl档,怎麼解决？ 可能的情况：环境变数中将temp路径设成了桌面
: K1 f6 ? A- d$ m1 a1) 环境变数中将temp应设成:%USERPROFILE%Local SettingsTemp# j$ ^* \1 i2 F6 e9 x) S0 Q
4 O* k- l1 o/ {
2) Setup>User Perference之Design_Paths>textpath项设成了桌面, F s5 H2 g1 K3 N
* D4 k; K( M) ~2 _3 O, E: E
12. 当我们要RENAME背面元件时不成功
- s' R4 c6 C7 B4 m8 s/ M; ?/ y4 \选Edit/property,选中背面所有元件（FIND中选component）,分配一个auto_rename属性,然后再rename一次.
( h% h6 N+ s$ C4 v& C& D G/ F+ G. J+ f' Q2 Q+ o4 R% {
13. Rename
/ C1 l) s8 T; r5 K7 kSetup/user preference editor/misc/fst_ref_des可以设数值如501，它代表的意思是元件Rename后是从501开始如C501,R501等等。% `+ L9 P' T# I2 {
; [/ |7 M# p$ A3 A& i14. 我们在走线时﹐经常碰到这样的问题﹒走线时候我们渴望RATS显示随著走线而改变﹐以便走线﹒ Setup/Drawing options之Display中的Ratsnest Points有两选项﹕
[- ]- L0 U9 C$ D7 o0 q- U0 W1 w$ g1) Pin to Pin (Rats在Pin之间显现)- D' u6 _2 D9 V% U( n
) I7 |: I% K; @2 L4 o4 b, [
2) Closest end point (Rats随走线改变显示)
4 d9 u4 O# f& j8 [3 |
( A! m! q" ?, d! u+ h15. 怎样复制多个有规律的VIA
. f& Q) `/ i$ v) }9 {点COPY在右命令栏X,Y中输入VIA的个数,则间距以PIN舆PIN之间距為准.0 ~0 \1 V# _& X$ j7 m, a
5 y) F" N& X0 B2 _9 m
16. 有时打开allegro窗口,menu会反白无效.
0 U+ b2 N5 x4 ]) k
0 z, K1 m! l; E) o: h% f1) 将不是系统路径(c:cadencepsd_14.1sharepcb extcuimenus)下的men文档删除,再更新系统路径下的men文档,7 ?/ _4 e9 ?1 Z: N+ R
" g$ k4 r- @( }2) 再重新开一个allegro窗口.5 i9 Y+ z/ _2 R' W6 H
; ]3 w1 R* t [7 ~* U
17. Stroke的使用
; d% m( X( V7 Z9 y, N7 b. a1) Setup>User Preferences…>UI:no_dragpopup, 若勾选用右键画stroke图形就可实现快捷功能﹐默认状态為须用CTRL+右键才可实现Stroke功能18. 如何将Help file、可执行程式掛在Allegro Menu上？
+ n# O R: ^% |8 ]' j/ Z
: n' }; T: A y4 u1)将LayoutserverFUserg47Menu File下的*.men档Copy to: C:CadencePSD_14.1SharePcbTextcuimenus下,
: m' z9 t- T! |! T4 X3 [
" j5 I3 }3 {/ I; S2)将Pcb_server2PcblHelp File下的Help file Copy to C:CadencePSD_14.1SharePcbHelp下。掛上去的Help file就可以执行了。 l' f# z8 h. t" s
W8 ~* |2 Z: E* j2 b6 m2 I19. Menu之Path设置。
) y6 G8 m- U1 m; n- j! R
7 y4 a7 e. b: e% p/ l4 s; |7 T4 MSetup>User Preferences之Ui_paths 选menupath项，其默认Path為当前路径和C:CadencePSD_14.1SharePcbTextcuimenus，当你要改变Menu时，建议新增一个Menu路径以防损坏系统的Menu.$ g/ k) b9 I5 m3 S4 F2 }9 ]3 g
! k) _5 o7 k8 f
20. env中快捷键的保留
/ _! b% f* p4 k2 @3 q% c, K( x+ I7 R0 U5 G
将C cbenv 下的env档中alias项Copy to: C:CadencePSD_14.1SharePcbText下的env档中。即可保留你在env中的快捷键设置。3 b+ Y/ J& `& o# E }5 X3 u
1 A8 L. t5 u/ Z- g2 a) P6 {21. 在进行SUB_DRAWING时﹐同一个内容会有两个相同名字﹐有时也无法打开
, D3 ^% F! S& {+ O' ^3 a! h在SETUP/下的CLIPPATH路经只设当前路径﹐别的去掉5 v/ H: o1 a) [1 f
1 p4 Y* V6 _# z, K- v
22. 定义某部分区域不能有测试点
/ s, A8 [# }5 i5 S: `, ^在Manufaturing/no_probe_bottom这层加上一块SHAPE则可.当用Route/Testprep/create Probe来create这块区域的测试点时会失败，出现的提示為：Pin out of bounds./ o3 I* O) l$ N- D: c& m: w
: E0 s( d9 y) |$ ~* F0 E7 ~ w
23. Allegro Lib里的pad有更改﹐而在做零件的视窗replace不了该pad﹐即使删掉该pad重新叫进来也不能update﹒
0 O* D1 C4 R3 e% ]0 X9 W) g1 I# ^. m0 ~* F1 T! ?4 }; x
1) 把该pad的坐标先记下来﹐然后把该种pad删掉﹐
4 B: Q3 j7 ]% E: C! E7 Z8 [; G/ N2 t1 U
3 y$ @! G# Y- `& F' w" G2) 选toos/padstack/modify design PADStack…在弹出的窗口中选purge/all,再在弹出的窗口中选yes,之后再重新叫进该pad就ok了., X9 Z+ j6 A3 h( i+ U" K3 l t4 M
3 V/ h# C1 i8 a3 N8 l: l
24. 对於VCC,GND等这些线宽要求较高的信号, 在pin脚比较小,比较密的IC上走这些信号时就很容易產生line to line的错误,如果只是单纯的把线宽改小了来走也会產生L/W的错误.- k; f c4 I/ H( z
1) 在设这些信号的rule时,在constrain system master下的physical (line/vais)rule set etch value下,把min line width设為VCC, GND等信号一般要走的线宽值,; N8 U* [: j, V8 h' _8 \# q. }+ W
: d( q9 ^# b7 h" ^( V3 m5 Z; k
2) min neck width设為那些特殊IC能走的线宽值,
0 X7 [: r4 C( n3 w1 z1 i" ?& ^9 X; @/ L t& P) X1 v% V8 A
3) max neck length设為这段线宽减少了的线可以走多长.
: i- ~) X' t. w" f+ h9 @
2 y1 o O( s; S/ g3 d4) 然后在这些信号套上这个rule.以后在走线时就可以把特殊IC上的VCC,GND等信号的线宽改為刚才所设的那个min neck width值而不会出错. p# h9 E' J* v) Z7 h
3 E; j0 m& [. {5 C. z25. 做零件时无法放置PAD3 `) O0 C! k2 `- r( M1 ~4 }
可能是右边display窗口的option栏: Inc 和Text block项数字為零﹐将其改為自然数则可
4 U; f- g3 P3 X+ R+ \; B) i- [5 A( ~! c5 h, Q
26. 做金手指零件时﹐REF＊等五项内容摆放的层面（Assembly_Top OR Assembly_Bottom）2 K) X, c8 g' _- D
1) 当金手指的两面做成同一个零件中时﹐REF＊等五项内容只放在Assemble_top 层﹔1 C* {+ Q7 y- C, U( l% h
* g" k' L) P, v
2) 当金手指的两面分开来做成两个零件﹐对於Top层的零件﹐其REF＊等五项内容放在Assembly_Top层﹐对於Bottom层的零件﹐其REF＊等五项内容放在Assembly_Bottom层
- E i2 W( {4 O9 H6 {; a9 K/ A; F2 J( _( I6 p
27. 在board file中replace不同封装的零件?
' V P' K- U3 e& j& F: O+ a- Y1) 先给要replace的零件增加一属性----Edit/Property, 选择temporary package symbol, apply.
/ k( x* [/ B. G+ K1 E/ ` i2 i4 z4 p. H2 _7 J
2) 再执行指令: place/replace SPECCTRAQuest Temporary/symbol. Replace的零件要与原来的temporary symbol的pin count一样
1 \, z" ^9 u7 A6 Q% c9 e9 |* a
/ }7 l9 R8 k, r6 s& ?4 e Z2 A2 `28. 开啟Allegro视窗时，等待很长时间，在command视窗提示Function未找到等资讯。
& w5 A0 ]9 K) h3 t4 p8 i* ?; g' l将Pcbenv下的不常用之skill file delete掉，把 Allegro.ilint 档内的相应之Load “*.il”行delete掉。' B' ?. v" j6 I* O2 A' R P5 R
3 ?9 S6 q- F; { N29. Z_COPY命令在shape symbol和flash symbol格式中不能使用.
' g- _+ x+ W- d
: t7 r0 `' s0 K' y# U, ` Y3 B在setup>drawing size>type去变换工作平臺的格式到可以使用Z_COPY的格式,用后再变回来即可.可省去subdrawing的繁琐.* D! f/ |8 D& e3 d
( E1 m. n6 s5 _) }1 J: H30. 如何保护自己的Project。
/ N! F1 c: l. [( a1 j) `8 cAllegro14.2中Allegro Design Expert之Editor. File> roperties选择Password. 输入密码，再钩选Disable export of design data项，这样你的Project就不会被人盗用了。5 f2 s# c4 k% N6 p1 ]7 V* R- ^+ _
5 s$ w5 h( k1 x+ \1 W7 `
31. 在Allegro14.2中不能执行dbfix指令。
% e% \" d2 I; O! D- w5 D4 c1 k! ]1) Dbfix为Allegro14.1中用来Repair errors的****程式，而在Allegro14.2中将这些Check& Repair errors的功能集中在DB Doctor这一个****程式中。DB Doctor可以Check& Repair各类型的errors 它支援各种类型的layout档案格式，像*.brd *.mcm *.mdd *.dra *.psm *.sav *.scf. 但它不能确定完成repair所有errors. _( w5 R3 I0 {: p
8 }9 c/ `4 d" _
32. Allegro Utilities****程式介绍: i' e* N8 {, \" L
1) Allegro to SPECCTRA: SPECCTRA Automatic Router8 B% j- h; y# @' \
! z; @& H. P! v# j7 c! \2) Batch DRC: 移除板子内所在DRC marks，只是移除mark而以，若要layout须Run Update DRC.3 A: M3 m) m! k1 h
2 c& q3 O; [) B$ D
33. 如何避免测点加到Bottom层的零件内。
" z$ x' s, Y( N3 S一般情况下测点都加在Bottom层，即layer选Bottom.在运行加测点时Route>Testprep>Auto…中不要钩选Allow under component,电脑会自动根据零件之Assembly侦测是否有湞点在零件内。已加在零件内的湞点将无效。, h; C6 v& P. W% D9 J7 q9 `5 ]
8 m' {; D2 D) E$ y1 {1 Z7 ?8 I5 L8 I, v4 n34. 如何一次性highlight没有加测点的net( V6 f8 z0 {( ` _/ E; @
1) 方法一：在运行完Route>Testprep>Auto…之后，highlight所有net,然后关掉所在层面，只开Manufacturing>ROBE_BOTTOM,之后以框选方式dehilight所有net,再打开需要之层面，剩下的highlight net即为未加测点之net.
7 v6 f" @" N# ~
3 t4 I/ g8 `$ ?5 t# D) J# w* D6 }4 c n- K2) 方法二：在运行完Route>Testprep>Auto…之后，在Allegro 命令行输入hl_npt即可一次性highlight没有加测点的net. 前提是…pcbenv下面有hl_npt.il skill file.
7 f# `! P$ K4 t! Q' w
2 o$ S/ v! ]% I# J( |35. CRTL键在Allegro中的使用。
& z: O4 q$ X6 }/ X5 v在执行逐个多选指令像Hilight、其他命令之Temp Group时，按住CRTL键可以实现反向选择的功能，即执行Hilight时，按CRTL键时为Dehilight, 执行其他命令之Temp Group时按CRTL键为取消选择。! x6 O0 B6 {* g) g$ G1 N) K9 q
2 b: g5 v( v( L Z4 r36. 通过show element之report档产生一个list file.( l$ H: ]; B: J3 v, F5 v1 D: y' f
Display>Show element框选目标net or symbol etc，则产生一个Report视窗，将其另存为一个txt档，即为一个list file.这一list file可用於Hilight一组线，Delete一组symbol,此作法比设定Group或定议Bus name更为灵活。* J" }" {7 |, B/ N. e3 d1 w
3 M4 [3 z; \; ~$ M: ]4 a4 g( r37. 固定Report窗口以便显示多个Report 窗口
3 `" z% R3 h! U1 z在Report窗口选File>Stick,该窗口即可固定﹐再执行Report指令时﹐该窗口将不会被覆盖( [0 u. s. o, N" k" L7 o( \% I5 m
( ]- v; q. K$ ]38. 中间键之放大缩小的设定0 S. W9 y3 x" t$ R6 z
Setup>User Preferences…>Display: no_dynamic_zoom,若勾选﹐则点击中间键时只可一次性Zoom窗口﹐默认状态时﹐点击中间键可随意zoom窗口。: ^- l% j. s! {4 L$ |
! ?" v& Q, ]+ N2 e( ^# ?
39. Show element时不显示manhattan etch length# h; E x. a9 f5 o, F
1) Setup>User Preferences…>UI: show_max_manhattan_pins 在Value栏Key入1就可以Show element时不显示manhattan etch length,此设置对有NO_RAT属性的net不适用。
T# D. T+ I% S3 z+ p$ l, m4 @' F2 z( A3 H" L6 j: F' k
2) 一般情况下超过50 pins的net,比如GND等power net, Show element时不显示manhattan etch length。
2 y1 I2 T" X0 d$ a
) E0 V# D8 c$ ?7 Z3 Z+ y, p: W2 R40.非电气引脚零件的制作. w7 w. ^) o# [; @) ^! j
建圆形钻孔：
! X6 b( q3 H$ y; v（1）parameter：没有电器属性（non-plated）。$ p$ L* ]) x8 ? N q
% _' U9 [8 j7 p( ^ u（2）layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。
8 k$ c1 I. r* I' D/ b5 m" Q6 @+ {% ~4 g8 c* }$ t+ O
注意：regular pad要比drill hole大一点。
. k, v) x5 K6 Y9 r/ U0 f5 H D8 J, j; V' ]/ p
41.Allegro定义层叠结构" V7 M+ b) l/ k7 y/ p* O
对于最简单的四层板，只需要添加电源层和底层，步骤如下：' e+ H1 J! Y, \ h
1、Setup –> cross-section
* k! X4 s, S1 o/ r2 U/ B2、添加层，电源层和地层都要设置为plane，同时还要在电气层之间加入电介质，一般为FR-4
9 B# T# f, j9 G B3 i7 x! H3、指定电源层和地层都为负片（negtive）/ Z0 w8 I& F% w. d# f! |) _6 R
4、设置完成可以再Visibility看到多出了两层：GND和POWER( J) K- q4 O7 r& @4 F: z* F
5、铺铜（可以放到布局后再做） q" O& i/ z( M* _! m
6、z-copy –> find面板选shape（因为铺铜是shape） –> option面板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND层覆铜
4 V5 ~! r# ~' h k7、相同的方法完成POWER层覆铜/ W) n' W, w9 t' y8 v8 w# g
" M- ~9 j, B. k* M- I2 V6 ?
42.Allegro生成网表/ f: o" q2 }* E* L6 _/ a5 z
1、重新生成索引编号：tools –> annotate
+ J9 |8 i m0 P; `# O$ J$ R2、DRC检查：tools –> Design Rules Check，查看session log。. P, c' N# E8 N# x0 N
3、生成网表：tools –> create netlist，产生的网表会保存到allegro文件夹，可以看一下session log内容。, f, _; H3 u4 P* r, Q; s Y
, V. g4 p* G9 B. E
1 x# t, B0 [8 k; hAllegro导入网表
" \; X3 o6 y7 z/ ]1 s# e3 Z' F- x, u
1、file –> import –> logic –> design entry CIS（这里有一些选项可以设置导入网表对当前设计的影响）& e1 [$ @6 o0 Y' `
2、选择网表路径，在allegro文件夹。
+ W) ^6 s- q% k* \) G! a3、点击Import Cadence导入网表。8 n3 Y. D# ]. R; M
4、导入网表后可以再place –> manully –> placement list选components by refdes查看导入的元件。# M$ N* p/ ]- F
5、设置栅格点，所有的非电气层用一套，所有的电气层用一套。注意手动放置元件采用的是非电气栅格点。
0 O3 }+ |3 ?1 ~/ f$ r" H( t& ^0 I6、设置drawing option，status选项会显示出没有摆放元件的数量，没有布线的网络数量
. \* N3 j1 ^% h! O7 n/ O+ [5 S6 [4 y( I' Q0 d& O$ d
43.Allegro手工摆放元件
" l; Y, Z4 `; _' |! }% I1、place –> manully –> components by refdes可以看到工程中的元件，可以利用selection filters进行筛选。另外也可以手工摆放库里的元件。还可以将对话框隐藏（hide），并且右键 –> show就可以显示了。5 O3 T. n3 P8 J9 d. B
8 N! v6 Y; \+ B# ?+ \2、如何镜像摆放到底层？
* z& l/ \( n/ q& l1 c4 j. a; \$ R
; y' o9 ~9 b: C方法一：先在option选mirror，在选器件1 Z9 k) C4 V1 W3 `0 t0 q, J
方法二：先选器件，然后右键 –> mirror* U8 @8 R4 R; t9 a6 q) `, g
方法三：setup –> drawing option –> 选中mirror，就可进行全局设置4 J Y9 U( z% r* _
9 H$ O& {( |% q) [: K
方法四：对于已摆放的零件，Edit –> mirror在find面板选中symbol，再选元件这样放好元件后就会自动在底层。) w& [( T& W5 T! y5 K
# R% H! e) g) q9 ]4 Z5 H: e4 ^3、如何进行旋转？' L! g. { i7 F& t+ z+ b/ Q" G
5 h6 u% `: _8 G; k& U方法一：对于已经摆放的元件，Edit –> move 点击元件，然后右键 –> rotate就可以旋转
5 |' g! O* N" ~' |方法二：摆放的时候进行旋转，在option面板选择rotate9 s) D; p! Y0 ^5 J
( G, I. G/ t4 x* Y& _* J
44.Allegro快速摆放元件
* k7 {3 u. m+ I" w# n) }1 N1、开素摆放元件：place –> quickplace –> place all components
+ N1 @ j5 j+ B2 C4 C
; ?: f! @9 u8 {4 v& w8 l, G2 A( N4 X6 x* Z5 V' h( R, Q
2、如何关闭和打开飞线？, R6 d- Z+ y: Y) Z) ?2 t8 j
- O9 O# f' q- f' ?& k; ?
关闭飞线：Display –> Blank Rats –> All 关闭所有飞线' F1 L4 J/ |1 I; c
打开飞线：Display –> Show Rats –> All 打开所有飞线
3 |; T8 U: M" Y+ N6 G% q+ N/ ]8 g7 \- H1 `4 e8 y& e9 \6 x5 w( F
3、快速找器件：Find面板 –> Find By Name –> 输入名字
+ M. E! r2 D* B% \! @9 x& g4 B1 @7 O; r# @. ?% |8 g4 n d
45.约束规则的设置概要
9 Y( f- N+ G! C" o+ K: v5 z1、约束的设置：setup –> constrains –> set standard values 可以设置线宽，线间距。间距包括：pin to pin、line to pin、line to line等$ L' Y( r7 N3 {# g2 ~, _* Y3 L
- W6 F( z6 _ Q r
2、主要用spacing rule set 和 physical rule set
, `' B, f b5 Y
k% a: Y* v2 P% e46.约束规则设置具体方法' D: S8 F+ f* }0 l
1、在进行设置时，注意在Constrain Set Name选择Default。这样只要是没有特殊指定的网络，都是按照这个规则来的。0 s: E, @* r9 T* I1 _; G6 a
+ ^1 t/ @5 `" P) H( |
2、一般设置规则：pin to pin为6mil，其他为8mil。& U0 @$ V6 n2 Z* q' M
0 M6 E6 L2 a7 l! a) @+ L3、Phsical Rule中设置最大线宽，最小线宽，颈状线（neck），差分对设置（这里设置的优先级比较低，可以不管，等以后专门对差分对进行设置），T型连接的位置，指定过孔
, O5 z- a" H* U: d: ]+ \! W3 X- L$ E+ G# H0 E- \+ e
4、添加一个线宽约束：先添加一个Constrain Set Name，在以具体网络相对应。$ o. o% l, l7 P. e( U& M
$ o/ R7 w2 N) G4 ]! D- I
47.区域规则设置
) Y2 J/ f' }# y: C2 m( ^: A- E* O1、设定特定区域的规则，例如，对于BGA器件的引脚处需要设置线宽要窄一些，线间距也要窄一些。) e/ Q2 m, I- }
6 T! W! ^* y1 H) l" M5 H' D
2、setup –> constraints –> constraint areas –> 选中arears require a TYPE property –> add 可以看到options面板的class/subclass为Board Geometry/Constraint_Area –> 在制定区域画一个矩形 –> 点击矩形框，调出edit property –> 指定间距（net spacing type）和线宽(net physical type) –> 在assignment table进行指定
/ ]- X; b! ?3 X7 Q0 `! p D |
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发表于 2020-11-19 13:39
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