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xilinx FPGA 容易出现,DDR4初始化不过

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1#
发表于 2020-11-9 11:17 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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最近,做了一批板子,xilinx FPGA 085系列,做了2组DDR4,64位,2组DDR4,32位,每次焊接回来,容易出现DDR4初始化不过,概率差不多10%。重新焊接后,大部分可以修复。现在改版,需要注意哪些方面?
# U7 X/ d4 H& r1 t4 c& {
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    [LV.4]偶尔看看III

    2#
    发表于 2020-11-9 12:28 | 只看该作者
    提示: 作者被禁止或删除 内容自动屏蔽

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    3#
     楼主| 发表于 2020-11-9 14:20 | 只看该作者
    aarom 发表于 2020-11-9 12:283 f2 q# R- b) M6 }9 T
    重新焊接后??
    , f: y4 f5 _9 ~! m0 z2 q8 j) L; p. P1.FPGA 085 ??
    5 K3 \; l# ^$ u2.DDR4 ??

    8 N4 {: ~# i0 f) m9 a谢谢!1.0间距的BGA,0.5的盘!问题集中在FPGA的一个角上。64位DDR4,其中的第一组数据就在这个角落。

    点评

    集中在一个角的话大概率是板子的翘曲问题了。可以尝试从下面几个角度改善下: 1 PCB叠层对称设计。 2 PCB的走线、铺铜在FPGA附近要均匀一致防止回流焊时翘曲。 3 加厚PCB厚度,也能减少翘曲。 4 找老板申请换个  详情 回复 发表于 2020-11-9 15:10

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    4#
    发表于 2020-11-9 15:10 | 只看该作者
    hhawwl 发表于 2020-11-9 14:202 l: m4 x6 C$ y5 q" u( Q3 T' ^3 i8 A
    谢谢!1.0间距的BGA,0.5的盘!问题集中在FPGA的一个角上。64位DDR4,其中的第一组数据就在这个角落。
    ( G( f" I" f8 M2 f+ J3 U
    集中在一个角的话大概率是板子的翘曲问题了。可以尝试从下面几个角度改善下:
    , `/ C* Z! D1 n, a# }5 X* X  ~1 PCB叠层对称设计。
    ! ^% J8 w- e1 E7 D9 P+ F2 PCB的走线、铺铜在FPGA附近要均匀一致防止回流焊时翘曲。# p. v/ ~0 k: \' z+ w) |
    3 加厚PCB厚度,也能减少翘曲。! C. l1 ]" E! B1 d) z! J  {( [% y
    4 找老板申请换个牛逼点的PCB厂。
    4 m  G( P- K9 y. c0 X: y$ ~9 ?
    1 S, T  l' k7 I( ]) k: u
    5 \. Q( p: T' Q2 A: q1 [
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    [LV.4]偶尔看看III

    5#
    发表于 2020-11-10 12:37 | 只看该作者
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    [LV.4]偶尔看看III

    6#
    发表于 2020-11-11 08:57 | 只看该作者
    不一定是焊接问题
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    擦汗
    2022-6-8 15:26
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    [LV.5]常住居民I

    7#
    发表于 2020-11-11 09:14 | 只看该作者
    会不会是走线的问题?DDR4的速度跑到多少?
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    [LV.1]初来乍到

    8#
    发表于 2020-11-15 09:57 来自手机 | 只看该作者
    应该是生产问题
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    [LV.10]以坛为家III

    9#
    发表于 2020-11-15 15:54 | 只看该作者
    谢谢参考一下

    “来自电巢APP”

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    10#
    发表于 2020-11-15 22:02 | 只看该作者
    应该还是工艺问题

    该用户从未签到

    11#
    发表于 2020-11-29 21:21 | 只看该作者
    根本原因肯定不是焊接问题,看看走线
    9 I7 @& f# G5 N$ p7 G

    “来自电巢APP”

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