【DDR4仿真设置问题】Timing Budget

MarsonJ

大佬们，请教一个DDR仿真设置的问题，DDR4这里Timing Budget设置，数据范围只能是0~0.5UI之间
% {3 ]; y2 F: r8 V但是规格书写的0.76UI MIN
. c/ |1 R' B3 e' @6 A: G/ X, g这个是我理解错了还是需要如何转换么？

Blah

俺不会                                      

MarsonJ

我又找了一份LPDDR4X的规格书，看到了这个图，这里是不是按这样应该转换一下：
tDS=0.5UI-tDQSQ，tDH=tQH-0.5UI？
8 Z2 z( V: g$ w) o& }不知道理解的对不对。
! ], \$ ?# t- V: N7 Q: j& u
/ W' \; e+ J) Y8 Z4 F4 B

MarsonJ

3 C' B( |" `4 h$ m但是我按上面的算法输入后提示警告，告诉我数据总线驱动端建立时间与接收端建立时间的关系不切实际。
- F3 @1 G$ u2 f不知道这个应该怎么算，好难啊，太难了……
+ {" M$ F" `8 E/ E% n& R1 t

MarsonJ

木有人，太难了