【DDR4仿真设置问题】Timing Budget

MarsonJ · 发表于 2020-9-28 10:38

您需要登录才可以下载或查看，没有帐号？注册

x

大佬们，请教一个DDR仿真设置的问题，DDR4这里Timing Budget设置，数据范围只能是0~0.5UI之间
但是规格书写的0.76UI MIN
这个是我理解错了还是需要如何转换么？

Blah · 发表于 2020-9-28 13:20

俺不会

MarsonJ · 发表于 2020-9-28 14:51

我又找了一份LPDDR4X的规格书，看到了这个图，这里是不是按这样应该转换一下：
tDS=0.5UI-tDQSQ，tDH=tQH-0.5UI？
不知道理解的对不对。

MarsonJ · 发表于 2020-9-28 14:59

但是我按上面的算法输入后提示警告，告诉我数据总线驱动端建立时间与接收端建立时间的关系不切实际。
不知道这个应该怎么算，好难啊，太难了……

MarsonJ · 发表于 2020-9-29 15:34

木有人，太难了

帐号		自动登录	找回密码
密码			注册

[Cadence Sigrity] 【DDR4仿真设置问题】Timing Budget