可制造性设计与良品率设计的关系

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随着设计转向28nm甚至更小的节点，一个设计在生产时要做到毫无瑕疵，可能性趋近于零，除非它遵从一套快速发展的规则。这些规则越来越多且越来越复杂。远紫外线光源的缺乏意味着双重图形曝光已经成为必需的技术，并且正在采用新的器件，如3D晶体管。但问题还不仅仅是可制造性。光刻特性以某种方式影响着功能和性能，良品率也成为了一个主要的关注对象。

这里我们将研究如何用日益完善的软件来克服技术局限性。来自五个不同的代表将从各自的角度讨论这些问题及其解决方案。

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为什么该议题变得如此重要？

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良品率下降的主要原因包括：

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1,制造工艺中的几何尺寸变化可能导致性能偏差，从而使器件超出3-Sigma的偏差，造成参数良品率损失。

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2,可能无法如期在片芯上制造出特定的图形，原因是光刻工艺中出现的衍射，导致片芯的灾难性故障。

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3,随机缺陷可能在晶圆上产生短路或开路，造成良品率损失。

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4,在每个互连层和介电层都沉积之后，晶圆要做化学机械抛光(CMP)。在CMP工艺中，金属密度差异会导致厚度的差异，这可能会积累错误并改变互连的寄生参数，从而造成良品率损失。

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工程师们可以在设计过程中采取预防措施，减少上述问题带来的影响。逻辑设计师可以增加冗余的逻辑单元或存储单元。这些措施可以用于修复故障，即便片芯有局部缺陷也可以提高良品率。现在有些工具和技术可用于诊断在硅片上发现的故障，以确定故障原因。这一信息可以用于修正布局，改善良品率。

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物理设计流程和逻辑设计流程中还需要一些额外的步骤。逻辑设计师可以增加额外的测试逻辑或者诊断逻辑，并且针对敏感电路实行冗余设计，如存储器的位单元。物理设计工程师可以通过确保金属平面度、光刻友好的设计、冗余过孔，以及引线散布来减少片芯上的故障。采用附加的片上差异保护带，可以解决参数良品率损失的问题。

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为争取可制造性设计/良品率设计(DFM/DFY)，专用集成电路(ASIC)设计流程中增加了一些步骤，因此成本也随之增加。增加的成本源于计划、执行和修正所需要的额外时间。此外，还需要一些额外的电子设计自动化(EDA)工具对设计进行逻辑检查和物理检查。对于一个产品来说，关键是看这些投资所产生的投资回报率(ROI)。如果与为了提高良品率而所做的投资相比较，从增加良品率中得到的成本优势并不明显，那就不值得去花费这些额外的力气了。如果通过实现这类DFM技术，可以让一个28nm设计方案的良品率提高5%，那么这些额外投资就值得。

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另外一种可以考虑的方法是进行局部修复。找出那些影响良品率的最大因素，例如存储器冗余、冗余过孔、光刻友好的路由和图形修正等。与其他DFM方案相比，这些因素可能对良品率的影响更大。设计师可以选择性地修复那些有最高收益的DFM问题。

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电子器件的DFM中封装建模的角色

在今天的电子器件中，半导体封装正在从一个支持性角色转变为一个差异化角色。要在性能、可靠性和成本要求等条件允许的范围内判定一个可制造性设计变得越来越具有挑战性。封装建模领域的发展正在为预测与性能、可靠性和成本相关的众多参数提供方法。

封装建模做的预测可大致分为性能和可靠性两种。一个封装方案的成本一般来自设计规格和制造工艺流程。性能参数包括热参数(如热阻值)和电参数(如寄生)。在可靠性方面，预测内容通常会涵盖一个封装系列中确定故障模式的风险与趋势，或者根据某些故障模式，确定封装的寿命。性能和可靠性预测都需要找到模型值和实际评估值之间的相关性(图1)。

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建模的相关性通常指的是一个模型所获得输出参数和物理参数之间的经验关系。例如：(a)对焊点疲劳损坏的一个模型估算和产生电气故障的温度循环实际次数之间的经验关系；(b)对一根走线中电流密度分布的电气模型预测和实际测试得出的电迁移寿命之间的关系。有时，物理参数会直接通过一个模型进行预测，例如封装的结点-空气间热阻，或者打线的电气寄生值。在这些例子当中，针对派生设计，相关性可用作所选方案的一种校验。

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为了实现良好的建模相关性，关键是将最好的建模工具和建模技术、源自材料特性的准确属性，以及物理估算中得出的大量数据结合起来。分析工具正在逐步成熟，现在已经有了热和电的定制工具。此外，大多数机械工具更为通用，有更多的循环次数。材料特性必须包括体积特性，以及对封装物理结构和装配较为敏感的特性，例如一种片芯附着材料的界面热阻，或界面间的黏附强度。同样重要的是，对关键参数限制一些制造公差。例如引线框封装中的片芯连接打线厚度，它对分层风险有很大影响。物理估算需要完成一个关联，包括热阻测量、评估板上的电气测试，以及根据标准规格的可靠性测试等。

封装中的制造设计示例如下：

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1,减少模铸流程中短路的打线模式，以获得高线密度的模铸封装。

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2,尽量减少翘曲以及打线线脚附近应力集中的金手指设计。

3,用多芯片模块，在一个片芯盘上布放硅片，以尽量减少分层的应力。

4,提高金属含量，以减少会影响到装配中取放的晶圆翘曲问题。

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5,基材中的金属含量均衡，以减少会影响印刷电路板(PCB)上装配的翘曲现象。

封装建模将对封装所使用的设计、材料和工艺等产生越来越大的影响。

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先进节点的DFM及其对设计流程的影响：现实的核查

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通过新材料、新工艺和新技术获得的制造改进并不能满足市场对更小尺度、更高性能和更低功耗的需求。无论是现在还是未来，只要设计和制造之间存在差距，软件就会是新的关键促进因素。

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在28nm节点，制造差异对产品性能、功耗和良品率的影响过大而且更为复杂。要有效地量化并减少对物理完整性与设计的参数性能的影响，软件分析至关重要。

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物理DFM检查是设计规则检查(DRC)之后的最后步骤，特别是光刻工艺检查分析。光刻分析可以在一个设计流程中的布线后对区块做运行，是DRC后的最后一步。在一种工艺技术初期开始时，光刻检查值非常明确。在28nm节点，为了对物理与参数良品率获得更高的可预测性，光刻复杂性已经向上游移动到参数提取，修改出现在多阶效应范围，以推荐DFM规则形式或设计规则手册中的光刻障碍模式的物理验证等(图2)。在20nm节点，双重图形曝光技术给硅的可印刷性和连接性带来了新的影响。

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设计密度的增加和第三方IP的使用带来了额外的挑战，这些挑战与CMP引起的金属厚度偏差有关。例如，对于判定整个金属堆组的厚度，基于模型而非规则的CMP分析是关键。另外，随着越来越多的设计团队整合第三方IP，IP边界的金属填充厚度偏差在增加。IP设计师们遵循了设计规则和密度要求，却不能做出无需迭代以解决CMP密度问题，且便于整合到不同片上系统(SoC)环境的块。
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布局依赖效应(LDE)的差异性对设计的影响众所周知。LDE差异性主要来源于制造难题、光刻作用、CMP和应力，对器件行为有显著影响。因为无法限定和量化特定晶体管的差异性影响，因此减少LDE使用了不同的方法。不能够孤立地分析器件的LDE。常见的一个办法是粗略地让晶体管有超高的裕度，从而减小环境问题对器件性能的影响。设计师们需要用软件来帮助量化LDE导致的延迟和泄露，改进传统方法，并逐个优化那些偏离规格的器件(图3)。在每个新的工艺节点，时序差异和功率差异变得越来越重要，影响着裕度、硅片利用率、硅片故障，以及时序收敛。
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6 t% ~5 X5 L5 F9 Z; N3 Z3 k7 {因此，先进节点的设计师必须在面积、速度和功率等方面做芯片可制造性的优化。随着技术发展至14nm节点，这种趋势将有爆炸式的增长。

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5 L7 F) z8 d# J7 E9 e8 X+ i: j用诊断驱动的良品率分析，识别关键的设计特性

% i4 K  B9 f. M在向28nm节点的转换过程中，几大领先的半导体公司都在与供应问题做着斗争：他们自己的产品无法充足交付。其中的原因之一是良品率低于预期。这种状况表明传统的良品率解决方法已不再适用，主要原因是设计敏感缺陷的数量和复杂度的猛增，故障分析周期变长。这些因素迫使无晶圆厂半导体公司转向新的技术，例如诊断驱动的良品率分析(DDYA)技术。该技术可以迅速确定良品率损失的根本原因，并有效地区分出因设计和流程问题导致的良品率损失。
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& D# I+ l, r# q3 r基于软件的测试故障诊断是一种现有的方法，用于在数字半导体器件的故障分析过程中定位缺陷。诊断软件会根据设计描述、扫描测试图案和测试仪的故障数据，判断出各个故障器件的缺陷类型和位置。通过统计分析，就可以用多只故障器件的诊断结果，有效地找到其根本原因。良品率分析的主要难点是对诊断结果中歧义的处理。例如，不止一个位置可以解释器件的缺陷，而每个有嫌疑的位置通常有多个相关的可能根源。要仅从大批故障器件的测试数据中发现其表示出的潜在根源，就需要做机器学习和设计统计，例如每一层测试的关键区域，以及对任一给定类型所测试的总门数(参考文献1)。
另外一种扩展DDYA范围的方法是包含来自DFM分析的数据(图4)。这一办法背后的一个主要动机是：能够证明故障分析中找到的缺陷是一个系统性的关键特性，进而找到这一特性和发生的缺陷率之间如何关联。如果没有一个能自动结合DFM信息的DDYA方法，就需要一个专家团队和大量实验才能完成任务。然而，通过DFM分析首先找到设计中有可疑特性的全部位置，可以轻易地找到和分析与这些定位有关的所有诊断结果(也就是实际的硅缺陷)，从而判断这种相关性是否为因果关系。这一办法背后的另外一个动机是：判断一个设计修复是否可以解决问题。通过判定包含规划修正的设计位置，则可以在实际修复之前，做一个近似的相关操作，同时还能跟故障率结合起来(参考文献2)。

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2 g2 `/ C% {. x6 c5 ?, {尽管浸没式光刻有固有的局限性，但对于20nm节点和16nm节点设计，诊断驱动的良品率分析仍表现出很大希望。

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DFY应用的SPICE仿真挑战

; u! w/ c  i/ U7 S2 M工艺偏差(特别是局部的随机偏差)使得DFY成为亚65nm节点设计必不可少的方法。DFY方法由三个重要部分构成：统计性的晶体管模型提取、良品率预测和分析，以及一个强大的统计仿真引擎。一个包含所有三大成分的整合方案可提供更高的效率和一致性。

; N' _+ X% x$ d) O1 d7 B$ Y& jDFY的核心和灵魂是仿真引擎。直到最近，大多数仿真器尚并不适合作为某个DFY方案的核心引擎。首先，要针对统计分析与仿真，从头开始建立特别设计的数据结构和算法。其次，仿真器需要和某个良品率预测工具紧密集成，能够在服务器场上做海量的并行仿真。第三，仿真器需要拥有与代工模型库的完全兼容性，以及与硅测量提取工艺的一致性。
由于DFY分析有大量的计算需求(图5)，因此仿真器要有高精度、容量和性能。
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; d& f4 O$ r- M2 i1 U设计者须在两类电路模拟器中做出选择。他们可以选择SPICE仿真器具有的高精度和高可用性，但要放弃性能和容量。或者，设计者也可以选择Fast SPICE的高性能和大容量，但是精度和可用性较差。这两者都不适合作为DFY仿真引擎。
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Fast SPICE仿真器采用了主动性分区、事件驱动的多速率方案、晶体管表模型以及分层阵列简化等技术。所有这些技术都针对典型电路类型和工作条件做了“微调”，在多数情况下，设计者需要对特定的选项，做进一步的“微调”。
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有了良品率预测，设计者就可以在设计和工艺空间的边界处跟踪电路的行为，此时，内置的调节方法可能并不适用，从而造成一些精度问题。另外，设计者不能在统计仿真中对边界工作条件的选项做手动调整。最终，当电路中所有晶体管都有不同的偏差时，表模型和分层阵列简化这样的技术便不会发挥作用。
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/ _3 h+ A" h) \: U& y理想的解决方案是扩展SPICE的功能，使其具备Fast SPICE所提供的高性能和大容量。并行SPICE仿真器比传统SPICE仿真器的速度快十倍以上，已经取代了Fast SPICE的部分位置。
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千兆规模仿真器的发展主要源于高度优化的数据结构，以及针对高性能并行化和大容量而建立的核心算法。普拉普斯公司的Nano Spice仿真器的基本原理就是千兆规模SPICE仿真器。Nano Spice仿真器是该公司DFY方案的仿真引擎，其创建围绕着Nano Yield、良品率预测和改进，以及用于统计性模型提取的BSI MProPlus。

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可制造性设计是良品率的保证 如果设计不到位 良率一定下降