pcie1.0/2.0/3.0的refclk时钟频率

huo_xing

如题，目前在做一个案子，需要用pcie switch扩外设。但是外设从pcie1.0到pcie3.0都有，cpu给的refclk只有一路，通过buff后估计也只有一种时钟。哪位大神了解pcie1.0~3.0的参考时钟频率是否都是100M？
( l. T$ }: V' e$ ~

momokoko

是的。如果你的外设有额外要求，可能是其他频率时钟，比如125M，156.25M，具体看手册。The nominal single-ended swing for each clock is 0 V to 0.7 V and a nominal frequency of 100 MHz ±300 PPM.

huo_xing

momokoko 发表于 2020-9-11 10:28
4 M- o" \0 ~3 `/ v: F& C5 z' Z3 d# S: k是的。如果你的外设有额外要求，可能是其他频率时钟，比如125M，156.25M，具体看手册。The nominal single- ...

3 ], W" k, p2 J/ B额外要求先不考虑，现在想知道的是从pcie1.0到3.0是否默认时钟都是100M。
我看到pcie规范中写这个参考时钟只是用来给tx/rx做时钟恢复用的。现在有个想法，直接把每个pcie外设提供一个100M的时钟晶振，这样不是更简单。不知道是否可行。
+ V' e5 q* T2 F2 _3 p" ~2 P) p
$ [/ g3 b5 q' G* j
2 {5 |- q4 u1 o! \. y! b' t& B

gabbana0529

用pcie clock buffer. 最便宜. 业界作法

随风飘远

用时钟芯片吗

huo_xing

gabbana0529 发表于 2020-9-24 17:12
用pcie clock buffer. 最便宜. 业界作法

9 D, w) N! {+ G: H: S: H9 Y实际应用只要1扩2，clk buffer也不一定便宜。我看了几颗buffer都需要配一个100M的晶振，这样看来还不如直接在两个外设上分别用一个100M的晶振。布线也方便。
7 i$ j8 C  Y, k( q  \/ u5 `现在问题是，pcie host提供的时钟是不是都是100M。
3 O7 i! q2 j  G$ F+ F/ f& t. `2 d

) E3 ~8 Y, x* I2 g: T- J7 A

gabbana0529

pcie clock不管几代是100Mhz. 这个讯号是differential pair. 对jitter跟位准都有嚴苛要求，應該只有clock gen跟buffer两种选择. 务必确认是pcie compliant. 另外就是你看看cpu有没有专门两路pcie ref clock输出。蛮多都会有至少两路。
没听过配100M晶振的buffer. 上面没有这个脚位. 只有clock gen会配25M晶振. buffer输入也是100Mhz differential pair.

huo_xing

gabbana0529 发表于 2020-9-29 12:04
# C4 b+ A3 ^0 a" i. z7 u1 w' Lpcie clock不管几代是100Mhz. 这个讯号是differential pair. 对jitter跟位准都有嚴苛要求，應該只有clock g ...

好的，谢谢。知道了refclk是100M就好办了。

目前cpu输出的pcie只有一路，我们需要加pcie switch。refclk没有多余的。
# S+ G9 m) B/ B: L- u

* g3 n  o4 h1 l- W  R2 j+ ~

startostar

huo_xing 发表于 2020-9-29 11:28
实际应用只要1扩2，clk buffer也不一定便宜。我看了几颗buffer都需要配一个100M的晶振，这样看来还不如直 ...

两个晶振不同步吧
5 c& t7 p$ d" A% v/ N

huo_xing

startostar 发表于 2020-9-29 14:44
( H9 {% y- Z0 N: j; V两个晶振不同步吧

; I6 V  |$ l3 E0 E这个本来就不需要同步功能。refclk的功能是给device恢复时钟用的。
7 P& g2 h! e+ K1 M6 e' x, l4 w可以去看所有的pcie外设定义，都会有CLKREQ#这个信号，是用来向host申请时钟用的。如果device本地有这个时钟，就不需要外部时钟了。
" U8 z4 D2 S8 q! k: \2 d+ {, }

& S9 F3 N* U2 \- l9 l; F7 W

t123456

谢谢分享

canatto

Pcie可以跨时钟域，所以可以设备各自用自己的refclk. 但一般情况，在同一块PCB上，就共用同一个时钟buffer出来的refclk，多块PCB的话，就自配refclk。refclk也不一定非100MHz不可，常见到FPGA带以太网的就和pcie共用一个125MHz时钟。

LZX_123

huo_xing 发表于 2020-09-29 15:03:47
/ i% R9 ^" x' e8 U( S( R( g[quote]startostar 发表于 2020-9-29 14:44
两个晶振不同步吧

- d! y# ^; @# q' h& {: B这个本来就不需要同步功能。refclk的功能是给device恢复时钟用的。
# t& v: A0 C( u可以去看所有的pcie外设定义，都会有CLKREQ#这个信号，是用来向host申请时钟用的。如果device本地有这个时钟，就不需要外部时钟了。

1 {$ C. C, S$ _3 K( q, V) u
0 I% I% D3 v7 z1 y( p[/quote]
& q5 `( R* |: b% k3 Q
8 t* R- |6 u; y, Q你用的平台没要求时钟同源吗？
% I% L9 j3 ^8 n+ r- G2 Z4 C

Li_charles

refclk都是100MHZ