pcie1.0/2.0/3.0的refclk时钟频率

huo_xing

如题，目前在做一个案子，需要用pcie switch扩外设。但是外设从pcie1.0到pcie3.0都有，cpu给的refclk只有一路，通过buff后估计也只有一种时钟。哪位大神了解pcie1.0~3.0的参考时钟频率是否都是100M？

momokoko

是的。如果你的外设有额外要求，可能是其他频率时钟，比如125M，156.25M，具体看手册。The nominal single-ended swing for each clock is 0 V to 0.7 V and a nominal frequency of 100 MHz ±300 PPM.

huo_xing

momokoko 发表于 2020-9-11 10:28
+ a2 Y, ^1 ~' \8 y  i* o* R" e- v是的。如果你的外设有额外要求，可能是其他频率时钟，比如125M，156.25M，具体看手册。The nominal single- ...

4 Y( T8 i( z/ d9 Z6 o1 k8 C额外要求先不考虑，现在想知道的是从pcie1.0到3.0是否默认时钟都是100M。
4 u0 T! Q* j! d我看到pcie规范中写这个参考时钟只是用来给tx/rx做时钟恢复用的。现在有个想法，直接把每个pcie外设提供一个100M的时钟晶振，这样不是更简单。不知道是否可行。


/ j. O" y% P7 E8 H

gabbana0529

用pcie clock buffer. 最便宜. 业界作法

随风飘远

用时钟芯片吗

huo_xing

gabbana0529 发表于 2020-9-24 17:12
用pcie clock buffer. 最便宜. 业界作法

( r- T9 j6 F3 S) b3 @实际应用只要1扩2，clk buffer也不一定便宜。我看了几颗buffer都需要配一个100M的晶振，这样看来还不如直接在两个外设上分别用一个100M的晶振。布线也方便。
现在问题是，pcie host提供的时钟是不是都是100M。
$ a8 p" a3 v5 ~/ \* K1 R

% e7 f% Y1 k2 }1 R3 N2 }: c

gabbana0529

pcie clock不管几代是100Mhz. 这个讯号是differential pair. 对jitter跟位准都有嚴苛要求，應該只有clock gen跟buffer两种选择. 务必确认是pcie compliant. 另外就是你看看cpu有没有专门两路pcie ref clock输出。蛮多都会有至少两路。
/ q5 ?+ n8 M; m$ I* I: V$ J2 N没听过配100M晶振的buffer. 上面没有这个脚位. 只有clock gen会配25M晶振. buffer输入也是100Mhz differential pair.

huo_xing

gabbana0529 发表于 2020-9-29 12:04
pcie clock不管几代是100Mhz. 这个讯号是differential pair. 对jitter跟位准都有嚴苛要求，應該只有clock g ...

好的，谢谢。知道了refclk是100M就好办了。

/ w6 a) A& U! P" E, o8 |) T+ ^1 p目前cpu输出的pcie只有一路，我们需要加pcie switch。refclk没有多余的。

+ F, b, l9 J, Q+ t+ B) {
: M4 l) o# j9 @# B, S3 e1 \

startostar

huo_xing 发表于 2020-9-29 11:28
实际应用只要1扩2，clk buffer也不一定便宜。我看了几颗buffer都需要配一个100M的晶振，这样看来还不如直 ...

两个晶振不同步吧

huo_xing

startostar 发表于 2020-9-29 14:44
, u3 B2 ]7 g2 E6 U两个晶振不同步吧

这个本来就不需要同步功能。refclk的功能是给device恢复时钟用的。
& U7 e, E- r' C( Z$ `+ F' L可以去看所有的pcie外设定义，都会有CLKREQ#这个信号，是用来向host申请时钟用的。如果device本地有这个时钟，就不需要外部时钟了。

" V, a1 n: f2 Y
1 r; t3 r2 c9 \( Z1 }* A  \

t123456

谢谢分享

canatto

Pcie可以跨时钟域，所以可以设备各自用自己的refclk. 但一般情况，在同一块PCB上，就共用同一个时钟buffer出来的refclk，多块PCB的话，就自配refclk。refclk也不一定非100MHz不可，常见到FPGA带以太网的就和pcie共用一个125MHz时钟。

LZX_123

huo_xing 发表于 2020-09-29 15:03:47
: e/ n" Z" D/ w! e[quote]startostar 发表于 2020-9-29 14:44
5 _3 M" N1 [- q! L* S两个晶振不同步吧

这个本来就不需要同步功能。refclk的功能是给device恢复时钟用的。
3 I5 ^3 |! ~0 V) v1 N  ]% `5 ?可以去看所有的pcie外设定义，都会有CLKREQ#这个信号，是用来向host申请时钟用的。如果device本地有这个时钟，就不需要外部时钟了。
) q) L9 D. w7 x" _
3 T7 R2 M# h( j( K9 V$ t8 _
[/quote]
+ B+ M0 U# \8 |/ U! B3 N8 h0 K
你用的平台没要求时钟同源吗？
+ }. W& U# G, z/ I: W  N) d1 {

Li_charles

refclk都是100MHZ