pcie1.0/2.0/3.0的refclk时钟频率

huo_xing

如题，目前在做一个案子，需要用pcie switch扩外设。但是外设从pcie1.0到pcie3.0都有，cpu给的refclk只有一路，通过buff后估计也只有一种时钟。哪位大神了解pcie1.0~3.0的参考时钟频率是否都是100M？

momokoko

是的。如果你的外设有额外要求，可能是其他频率时钟，比如125M，156.25M，具体看手册。The nominal single-ended swing for each clock is 0 V to 0.7 V and a nominal frequency of 100 MHz ±300 PPM.

huo_xing

momokoko 发表于 2020-9-11 10:28
9 M9 Q9 l$ ^" G$ E是的。如果你的外设有额外要求，可能是其他频率时钟，比如125M，156.25M，具体看手册。The nominal single- ...

# ~( h9 v% e% H' M: l额外要求先不考虑，现在想知道的是从pcie1.0到3.0是否默认时钟都是100M。
我看到pcie规范中写这个参考时钟只是用来给tx/rx做时钟恢复用的。现在有个想法，直接把每个pcie外设提供一个100M的时钟晶振，这样不是更简单。不知道是否可行。
, p) H8 ~- r+ q* \; u: s

gabbana0529

用pcie clock buffer. 最便宜. 业界作法

随风飘远

用时钟芯片吗

huo_xing

gabbana0529 发表于 2020-9-24 17:12
- U, J5 t" V/ f$ S, Y用pcie clock buffer. 最便宜. 业界作法

实际应用只要1扩2，clk buffer也不一定便宜。我看了几颗buffer都需要配一个100M的晶振，这样看来还不如直接在两个外设上分别用一个100M的晶振。布线也方便。
现在问题是，pcie host提供的时钟是不是都是100M。


5 |7 `! D4 n4 \/ E1 G

gabbana0529

pcie clock不管几代是100Mhz. 这个讯号是differential pair. 对jitter跟位准都有嚴苛要求，應該只有clock gen跟buffer两种选择. 务必确认是pcie compliant. 另外就是你看看cpu有没有专门两路pcie ref clock输出。蛮多都会有至少两路。
没听过配100M晶振的buffer. 上面没有这个脚位. 只有clock gen会配25M晶振. buffer输入也是100Mhz differential pair.
; F2 b1 V1 V) N+ a8 s4 g1 j, a- m

huo_xing

gabbana0529 发表于 2020-9-29 12:04
; k& L+ r2 C$ L' H7 k2 F) S/ xpcie clock不管几代是100Mhz. 这个讯号是differential pair. 对jitter跟位准都有嚴苛要求，應該只有clock g ...

; ~$ p& u: M1 n. r好的，谢谢。知道了refclk是100M就好办了。

; [  k, |; k- \' z' ]9 }/ N  `目前cpu输出的pcie只有一路，我们需要加pcie switch。refclk没有多余的。
! Z9 ?# \6 ]8 k8 C. B! j
2 R. U  K! z& r

startostar

huo_xing 发表于 2020-9-29 11:28
7 C4 J4 g8 M% x# {实际应用只要1扩2，clk buffer也不一定便宜。我看了几颗buffer都需要配一个100M的晶振，这样看来还不如直 ...

两个晶振不同步吧
1 I* I9 Y: f8 }

huo_xing

startostar 发表于 2020-9-29 14:44
! g' d' `& f# D0 ~9 B, C两个晶振不同步吧

& c4 I8 t2 c) O, e- ?7 p这个本来就不需要同步功能。refclk的功能是给device恢复时钟用的。
可以去看所有的pcie外设定义，都会有CLKREQ#这个信号，是用来向host申请时钟用的。如果device本地有这个时钟，就不需要外部时钟了。
. D: r7 x1 K6 T" g) T; [0 |- S
+ h/ o  b% ^8 ]0 b% M) s4 ]& J

t123456

谢谢分享

canatto

Pcie可以跨时钟域，所以可以设备各自用自己的refclk. 但一般情况，在同一块PCB上，就共用同一个时钟buffer出来的refclk，多块PCB的话，就自配refclk。refclk也不一定非100MHz不可，常见到FPGA带以太网的就和pcie共用一个125MHz时钟。

LZX_123

huo_xing 发表于 2020-09-29 15:03:47
. q# ^! e: m% a6 z( `[quote]startostar 发表于 2020-9-29 14:44
两个晶振不同步吧

这个本来就不需要同步功能。refclk的功能是给device恢复时钟用的。
. I1 {: u+ }. |1 V/ {* h1 s可以去看所有的pcie外设定义，都会有CLKREQ#这个信号，是用来向host申请时钟用的。如果device本地有这个时钟，就不需要外部时钟了。
3 x' _# D% a6 l/ T0 s2 {5 y9 j
2 ]" I9 D' J. E) `* o
[/quote]
( W8 m  p# e# z9 \0 s' Y
/ E  ?9 g2 j! _, }  Z- ?9 Q你用的平台没要求时钟同源吗？
+ V# S* J9 O" g# C

Li_charles

refclk都是100MHZ