求助capture原理图导入allegro PCB Editor

kgdyniusr

求助capture原理图导入allegro PCB Editor
2 M1 U& v' S( ?    刚刚学习allegro，请问网表导入allegro PCB Editor时要怎么设置？导入网表之前要做些什么准备？
在原理图中我把原件的PCB footprint都填上了，跟allegro里面的封装名一致。其实令我很疑惑的是，仅仅
, ]6 o0 C0 @7 A$ \) f0 ?是在导入网表前设置了网表的路径，却没有具体选择是哪个网络表，加入我的指定路径里有很多个网表，那
岂不是很乱，所以我把原理图的名字和PCB 都取同样的名字，而且存放的路径都一样。但是都不能导入，我怀疑是allegro里要设置封装的路径，请大家指教，谢谢
下面是导入错误提示
cadence Design Systems, Inc. netrev 15.7 Wed Oct 27 14:42:35 2010
9 v- ^) I  ^8 i! y4 f3 _+ i; n(C) Copyright 2002 Cadence Design Systems, Inc.
------ Directives ------
0 p; u! K' D! F; l2 `; l; y7 J& CRIPUP_ETCH FALSE;
1 u- _3 X+ ]" rRIPUP_SYMBOLS ALWAYS;
3 b2 r  c( x3 {2 P8 uMISSING SYMBOL AS ERROR FALSE;
) @3 b5 @7 W1 v2 sSCHEMATIC_DIRECTORY 'E:/Cadence/work/pad';
BOARD_DIRECTORY '';
- J" c* S) G( L6 R( B7 R  ZOLD_BOARD_NAME 'E:/Cadence/work/pad/MYDSIGNE.brd';
; }  C: o- h5 S$ N$ ?/ u* ZNEW_BOARD_NAME 'E:/Cadence/work/pad/MYDSIGNE.brd';
, H- R( ~5 ~- N$ p8 ~CmdLine: netrev -$ -5 -i E:/Cadence/work/pad -y 1 E:/Cadence/work/pad/#Taaaaaa03360.tmp
$ v# I7 _+ q: f------ Preparing to read pst files ------
$ u0 f; \* m  b2 U* r) V% O& d
#1   ERROR(24) File not found
0 h& N! D+ N8 j& B$ m8 v     Packager files not found
#2   ERROR(102) Run stopped because errors were detected
* H+ T; H, k  L* _netrev run on Oct 27 14:42:35 2010
' ?* P4 K- l5 A/ J' D  l   COMPILE 'logic'
   CHECK_PIN_NAMES OFF
   CROSS_REFERENCE OFF
/ B- J8 v8 I( b+ Z3 L' w   FEEDBACK OFF
4 j7 g( |8 p5 n2 @$ w0 z% ^( D. [   INCREMENTAL OFF
  e6 }" t& E3 I) b4 E9 w* O; J6 {   INTERFACE_TYPE PHYSICAL
   MAX_ERRORS 500
   MERGE_MINIMUM 5
   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
: B; P: @0 r+ b" n9 H   NET_NAME_LENGTH 24
* X$ n5 E( ]% B0 G% ?) M$ z/ s6 b   OVERSIGHTS ON
' {) j) X. w& q1 o   REPLACE_CHECK OFF
) C% ~* R7 j* Y$ S& h   SINGLE_NODE_NETS ON
   SPLIT_MINIMUM 0
   SUPPRESS   20
   WARNINGS ON
  2 errors detected
No oversight detected
( v5 p7 ?4 ?0 y0 p6 I" {& v4 ` No warning detected
cpu time      0:00:04
elapsed time  0:00:00
: t- W' x) F' Y9 p- z

freemanz

英文已经提示你，封装没找到

freemanz

其实可以在capture生成网络表，自动连接到PCB

jccj_wan

导入的问题还有点不明白...主要是没自己做过完整的流程