Cadence 用户问题解答

good1979

PART 1：
1. 软件 14.1版本较 13.6版本功能提升了，bug也减少了，但是还是存在一些 bug，功能方面还有待进一步完善。
3 i# x8 F. \) t9 A, O' g    （cadence在每个季度都会发布软件补丁程序QSR，用户可以在Sourcelink网站注册并预定QSR光盘，您会在一周内直接收到该光盘；在这期间，Cadence还会根据实际情况，不断发布最新的临时升级、补丁程序，Cadence当地的技术支持人员会主动、尽快地为用户进行安装。在功能方面，Cadence在世界各地拥有强大的研发队伍，以向客户提供更多、更好的功能。PSD14.2版本很快将交付用户，功能更强的PSD15.0不久也将发布。）

2. cadence 公司目前在华东地区现只有 1名技术支持，在现场技术支持方面有待加强力量。
    （Cadence今年在中国正式注册成立了全资公司，服务队伍也从去年的30人增加到近90人，并在上海、北京成立了High Speed Technical Centre等部门，在各地包括华东地区都增加了技术支持，因此我们相信，在新的一年里，我们的客户会得到更多更方便的支持）
9 F. ?) n- T8 I$ d  `' j) {
3. 随着 cadence 软件在公司的日益推广使用，我们希望能加强软件使用方面的培训力度。
- A4 Y) j" I3 i, R（感谢贵公司对Cadence公司的支持！如果贵公司有软件培训方面的需求，可直接和当地的客户经理联系。）
* C1 e  g3 P; j7 J
& T; X! f! O3 `9 T9 ~PART 2：
: t& E! \* K8 t' A) B! s  CADENCE BUG 主要有:
# S6 L( {: B6 Y, ?* D9 K9 {1. 在concept HDL 中移动器件，会出现器件库可以被分拆。
1 f+ X. m1 y: a1 d& o   (这个问题是14.0中出现的BUG,14.1版已解决此问题。请各位升级)

2. 从CONCEPT HDL 打包时经常在没有报出错误的情况下,不能打包成功.
) N# ]* R3 ~. l: s" B   (Concept HDL打包不成功时一定会报错。这种情况可能是因为路径错误，请仔细检查)

6 c% Z( O% T1 a3 l0 h9 N3. 从CONCEPT HDL 打包到allegro更新PCB时不能打包成功. 但往空的PCB打包时能成功, ECO常有问题.  
   （在个别情况下，会出现这种情况，出错信息为“Net name already exists”。今年2月份的补丁盘已包含此补丁程序，请用户联系Cadence工程师进行升级或到下面地址下载补丁程序、安装：
ftp://ftp.cadence.com/patches/PSD141/allegro/algroF2B14.10-s018wint.exe
4 K9 b2 A; n' ]' X% Mftp://ftp.cadence.com/patches/PSD141/allegro/algroBase14.10-s056wint.exe ）
" `; S6 w) R, a* `4 b
5 e6 W$ {7 L$ j+ z4. CCT 中有时不能单独对电源、地 FANOUT。
3 h1 k8 E3 R* E7 _6 U/ P   （是否没有指定Power Nets选项？如果指定了还有此问题，用户最好能提供一个可以重复出现此问题的例子,以便查找原因）

5. BOARDQUEST 对网络拓扑的提取常常不能成功。 不如以前的版本灵活、方便，在模型有“问题”时，可以用缺省模型。
    (Boardquest 为Cadence较早版本。用户最好能提供一个可以重复出现此问题的例子,以便查找原因)
2 I$ O% ^1 h' i, U& h* ~  j% z
6. ALLEGRO 中大面积布铜时，有时会出现在对铜皮分配了网络的情况下，布出死铜（铜皮不与任何网络相连,无花盘）.    大面积布铜时，经常出现不应该有的裂缝，布铜的效果不是最优的。
6 a4 g* ?$ ?9 G4 W1 G2 U+ @    （用户最好能提供一个可以重复出现此问题的例子,以便查找原因）
1 R. z* w3 L$ p* b1 L2 C
+ B! ?. M! g3 U' _+ h+ z* J7. ALLEGRO 中程序自动、无告警退出， 致使设计丢失的现象，发生的频率比以前的版本高。
: k; ]1 }4 p" S( w    （出现这种情况，主要是操作系统方面的原因，ALLEGRO要求在英文NT或WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。事实上，设计人员应充分使用Allegro的Autosave功能，以避免各种情况下引起的数据丢失）

8. ALLEGRO出光绘时，常报出根本不存在的错误而不能输出光绘文件。
  `& h. D7 Q: V    (根据经验,此类问题一般是TOP,BOTTOM层光绘有问题。最好能提供一个可以重复出现此问题的例子及系统给出的错误信息,以便查找原因。)

9. ALLEGRO 的功能还有改善的空间。  如： 修线时，自动采用原线宽； 替换功能、推挤功能、加测试点功能可以做得更加友好，等等。
   （即将发布的14.2版本对这些大部分问题做了很多改进。下面列出14.2版的一些主要改进：
9 |. V4 I  G4 V! `Save Design to 14.0
Database Write Locks
View Schemes
DBdoctor
8 F1 e" l5 g" E, z0 l+ N1 Z- WPlane Rat
4 V9 x2 k2 @5 dPlace Manual UI Auto-Hide
6 W  o/ s7 Z- `# UDirect Select of Alternate Symbol
Quickplace Options
Via Shoving
% u# D! |3 F9 sDynamic Slide Phase II
2 N# m- ]6 o# o1 w, i! _0 GVertex Dynamic Bubble Options
. W5 i( p2 O; n) L. uSmart Start on Line Width
" X: g5 F; z* L9 P1 J) y. ^- [Highlight All Pins on Net During add connect
Cadence Design Systems, Inc
Net Name Added to Control Panel
' \& A8 j- _5 t4 A# U/ T2 @Purge Vias
3 M3 r1 J3 Z4 O) X" }7 T" z# Y0 JEXTRACT Name Change
Graphical Enhancements During Dynamics
( E9 T% {, w0 wText Printing/Stick
1 q& Y# |4 J: K9 hAppend to File Option Added to Reports
SPECCTRA-Like Zoom
- N9 O% l6 ]1 @* `  F- jViewer Plus Enhancements
New Board Wizard
CPM and CDS_SITE Support
Scald EOL
3 p, z' c2 S. a, RIPC356 and Allegro-to-DXF PeRFormance Improvement
TestPrep PCR Fixes
New Features in Allegro Studio (PCB)
Miscellaneous Category）
+ s+ e, ?# ~+ Y
' H) ?$ U; G0 C5 n10. 生成料单时，有PPT 表的元器件的 Part Name 在料单中出现两次。
    (14.1版已解决此问题)  
& f4 S/ b: G, u' V+ r' |
PART 3：
* O: @/ t# ~5 K6 A1 v# _! ]我们在使用CADENCE的过程中遇到的问题基本归结为：
4 h0 y5 y8 t1 H. R# X) J$ ^  1 无论哪个版本都经常出现自动退出，提示为非法操作，然后不能存盘，自动退出。（ALLEGRO）
0 b0 m7 z9 r9 T7 {6 M# _    （参考PART2问题7的答案。提示：Allegro在异常退出时，会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件，另存为brd文件即可）

2 u$ |% h* F& [% ~! m8 Z5 k4 B  2 版本13.6中出现过生成的GERBER文件在避让不能的SHAPE时，出现半圆，即不能完全避让。还出现过个别完全不避让的状况 。
    （题目意思不太清楚。请使用最新版本测试）
3 H( R3 B+ i  Y' {
  3 版本14.1很多机器不能正常安装。
8 v+ D, t, _3 F# [" Y    （请参考软件安装手册，并注意安装过程中系统给出的提示。一般出现这种问题都是操作系统问题或放火墙、防病毒软件引起）
0 _1 Q1 M+ q2 H0 N: P* ]" u/ \
  4 在添加IBIS模型时，MPC8260总是不能自动加上去，已经和工程师联系过多次。
! ]; f% ?6 [) `! h/ E    （可能是因为该IBIS模型不是标准格式，请使用器件商提供的标准模型）
4 v$ W/ T' z* g; Q- T% W# `
  k) n$ M. G& m2 W5 sPART 4：
. y4 Y- a  C6 V1在ALLEGRO中，编辑焊盘时，经常会出现“执行程序错误”而退出程序，且没有备份文件，导致之前的工作白费。
    （此问题14.1已经解决，而且同样与操作系统有关）
( `& ]+ E* O: p7 v9 u
2 在从自动布线器（SPECCTRA）建军回到ALLEGRO后，输出表层的线、孔就与器件成为一个整体，移动器件时，线、孔就附在上面一起移动。
（实际上，这个功能是Cadence应大多数用户要求而添加上的，主要是为了方便移动器件的时候 fanout 后的引腿和 via 能跟着一起移动。如果你实在不愿意这么做，可以执行下面这个skill程序解决，以后版本将会有选项供用户选择：
; The following Skill routine will remove invisible
2 n/ O, U% S8 d# [$ x9 t0 d' k) R) V; properties from CLINES and VIAS.
8 m+ y: f0 _6 m& [6 Z2 u" D% V; The intent of this Skill program is to provide
; users with the ability of deleting the invisible
; properties that SPECCTRA/SPIF puts on. This will allow the moving
; of symbols without the attached clines/vias once the
; design is returned from SPECCTRA if the fanouts were originally
; I. e# B' ?1 Q; S& k; put in during an Allegro session.
+ m0 `: [" |" o, X" F5 y3 m;   
; To install: Copy del_cline_prop.il to any directory defined
;    within your setSkillPath in your  
;    allegro.ilinit. Add a "load("del_cline_prop.il")"
;    statement to your allegro.ilinit.
;
% U) F! |1 j1 t$ z/ K# y! z; To execute: Within the Allegro editor type "dprop" or  
1 V! e/ g! j' Q  ]& r6 G;    "del cline props". This routine should
) j' T0 |" |  y/ {/ h7 _;    only take seconds to complete.
4 {! k3 z/ f( N3 b- ]" |;   
0 B/ }" l) L. E; Deficiencies: This routine does not allow for Window or
8 p' U" u( ?# z( P;   Group selection.  
;
6 |2 h" E  y9 G+ J+ G; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS  
;         AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO
;         SUPPORT FOR THIS PROGRAM.
;
! X& H7 p+ F* s9 G; Delete invisible cline/via properties.
;
axlCmdRegister( "dprop" 'delete_cline_prop)
. H6 |( D& }# O; S" waxlCmdRegister( "del cline props" 'delete_cline_prop)         

(defun delete_cline_prop ()
" ?" y8 X( i- s, b  ;; Set the Find Filter to Select only clines
  (axlSetFindFilter ?enabled (list "CLINES" "VIAS")
2 N5 W- A' O- ]6 n# F        ?onButtons  (list "CLINES" "VIAS"))

  ;; Select all clines
' [( B7 v3 W* r6 b% K. a  B  (axlClearSelSet)
  (axlAddSelectAll)  ;select all clines and vias

  (setq clineSet (axlGetSelSet))
  (axlDBDeleteProp clineSet "SYMBOL_ETCH")  ;Remove the property
  (axlClearSelSet)    ;unselect everything
6 U2 j% L5 n5 s# e0 _)

3 建原理图软件中，图形编辑和SYMBOLS中的设置不一致，SYMBOLS中的任何设置变动都会使图形的编辑无效。
' j  Q- G7 h% B# j7 J! ^    （问题表达不太清楚，请直接联系支持工程师）
; G  Q( n' K1 R3 N( [/ V" M& n; [
/ K& w6 `! G# F0 i* n, D4 建库中，在一个器件对应三个或以上的封装时，PACKAGE中所建的三个封装在SYMBOLS中并没有全部出现以供SYMBOLS图形选择。
) ?6 R9 n' ?$ s* C( H) \（不会有这样的问题。问题有些含糊：建库时，在 Part developer 中，对symbol 的设定本来就没有 package 的图形选择；如果是在原理图里添加 Symbol遇到这个问题，如果要选择封装形式，需要用 Physical 方式，请确认操作是否正确，下面就是多个封装同时显示的例子：）
5 原理图建库的PART-TABLE表的属性中COMP-NAME的值与CELL名相同时，不能够封装，封装时出错。
: U% G# Q8 {" k3 j9 G, _    (请提供该元件的库，以便于我们查找原因)
+ h6 c% E- p* Y6 q  x2 {2 I
6 原理图库建库属性中，PART-NUMBER 的值不能 NULL，否则向 SPECCTRA 转换时出错。
    （的确如此，PART_NUMBER的值不能为空，解决办法：要么删除PART_NUMBER属性，要么把值加上）

7 在 ALLEGRO 中鼠标显示为无穷大是可以的。但在 SIGNOISE 的界面下，设为无穷大时就显示不出来了。
   (14.1 版本已解决此问题。对早期版本可以在命令行执行 :set pcb_cursor=infinite 即可；另外，Specctraquest 没有提供象 Allegro 一样的User Reference 功能，可以在命令行执行 enved 调用该功能界面，然后进行设置)
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, `. m1 U9 D7 Q. U$ z3 J8 g; J% w
  _2 L" S% p- A, O% |9 VPART 5：
1.用贴片焊盘（type=single）做成的package，用tools\padstack\modify design padstack...编辑，发现type变成了blind/buried。为什么会这样？
    （这是软件显示上的小漏洞，但是丝毫不影响使用，焊盘还是事实上的single）
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2.修改过焊盘后以同名保存（替换了原来的焊盘），但是用tools\padstack\modify design padstack...检查用该焊盘做的package，发现仍旧是老焊盘，而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的，为什么会出现这种情况？
   (修改完焊盘之后, 需要update pad才能更新，因为Allegro是把相关的数据都纳入到brd文件集中管理的)

3.打开padstack editor就会出现这样的提示：pad_designer:Can't open journal file。于是新做的焊盘无法保存，提示：failed to open file '#T001632.tmp'。
' d3 I& K& u  w* ^. I3 F( Y+ \    （请检查系统环境变量设置是否正确；另外所有路径都不能使用汉字）