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Cadence 用户问题解答

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发表于 2008-4-30 12:19 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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PART 1: / e1 m! f8 U. ]8 Z
1. 软件 14.1版本较 13.6版本功能提升了,bug也减少了,但是还是存在一些 bug,功能方面还有待进一步完善。
: z. k' Y/ u7 K3 I    cadence在每个季度都会发布软件补丁程序QSR,用户可以在Sourcelink网站注册并预定QSR光盘,您会在一周内直接收到该光盘;在这期间,Cadence还会根据实际情况,不断发布最新的临时升级、补丁程序,Cadence当地的技术支持人员会主动、尽快地为用户进行安装。在功能方面,Cadence在世界各地拥有强大的研发队伍,以向客户提供更多、更好的功能。PSD14.2版本很快将交付用户,功能更强的PSD15.0不久也将发布。) - W: R5 C- v% \; G, h5 U

" p: F' u$ c+ f5 a/ O2. cadence 公司目前在华东地区现只有 1名技术支持,在现场技术支持方面有待加强力量。 ' N8 q( ]1 o- l, P- o# v6 F- W
    (Cadence今年在中国正式注册成立了全资公司,服务队伍也从去年的30人增加到近90人,并在上海、北京成立了High Speed Technical Centre等部门,在各地包括华东地区都增加了技术支持,因此我们相信,在新的一年里,我们的客户会得到更多更方便的支持)
1 w, S4 }) R& U8 b8 V/ _

3 {4 g# ?: K& i) k1 {3. 随着 cadence 软件在公司的日益推广使用,我们希望能加强软件使用方面的培训力度。
+ V& W; \+ a7 K! \) J1 \(感谢贵公司对Cadence公司的支持!如果贵公司有软件培训方面的需求,可直接和当地的客户经理联系。)
6 o/ O9 S& W' B+ N, I" k 8 e3 i) s- u5 u9 \2 [# E
PART 2: 4 l/ G' s2 L, @! P; W9 ^; {
  CADENCE BUG 主要有: 7 b+ t2 A4 H+ X3 R
1. 在concept HDL 中移动器件,会出现器件库可以被分拆。 7 c: I, C' X' }: J
   (这个问题是14.0中出现的BUG,14.1版已解决此问题。请各位升级)
: B3 A- l! Z& z" @# e% a) g3 |. d* X& g5 X( E
2. 从CONCEPT HDL 打包时经常在没有报出错误的情况下,不能打包成功. # S( W% J; ]" i9 Y* g, p6 q
   (Concept HDL打包不成功时一定会报错。这种情况可能是因为路径错误,请仔细检查)
3 x8 P3 v$ S7 _5 u7 p
9 e/ {. B7 a1 W- \1 t3. 从CONCEPT HDL 打包到allegro更新PCB时不能打包成功. 但往空的PCB打包时能成功, ECO常有问题.  # ^2 I4 B7 c5 z& v
   (在个别情况下,会出现这种情况,出错信息为“Net name already exists”。今年2月份的补丁盘已包含此补丁程序,请用户联系Cadence工程师进行升级或到下面地址下载补丁程序、安装: 2 ?; O6 B' `* A
ftp://ftp.cadence.com/patches/PSD141/allegro/algroF2B14.10-s018wint.exe
( y- V7 b9 ?: b$ j3 r% Wftp://ftp.cadence.com/patches/PSD141/allegro/algroBase14.10-s056wint.exe# }# s; ^/ }3 W" q) _( u4 Q
5 s  a. |4 x1 E( D7 n
4. CCT 中有时不能单独对电源、地 FANOUT。 % L  {3 j: \( q& D
   (是否没有指定Power Nets选项?如果指定了还有此问题,用户最好能提供一个可以重复出现此问题的例子,以便查找原因) 4 O6 j8 T, J& |/ x: T! U

: f! c6 Y! w/ Y5. BOARDQUEST 对网络拓扑的提取常常不能成功。 不如以前的版本灵活、方便,在模型有“问题”时,可以用缺省模型。
6 s( H* a+ K4 M4 f; ~% \    (Boardquest 为Cadence较早版本。用户最好能提供一个可以重复出现此问题的例子,以便查找原因) ( |0 G) k; ~$ r$ ~( J, w
( c: i: ^9 \2 @; f
6. ALLEGRO 中大面积布铜时,有时会出现在对铜皮分配了网络的情况下,布出死铜(铜皮不与任何网络相连,无花盘).    大面积布铜时,经常出现不应该有的裂缝,布铜的效果不是最优的。 6 g! A9 _4 s6 [# R# R) K! T7 D2 b
    (用户最好能提供一个可以重复出现此问题的例子,以便查找原因) : \+ X% E$ k- N1 Q' S+ e$ r% J  X

9 u4 j3 Q# V$ k& I; w/ h, l7. ALLEGRO 中程序自动、无告警退出, 致使设计丢失的现象,发生的频率比以前的版本高。
$ S7 y$ {2 F9 y$ |! {0 d9 u$ u- F    (出现这种情况,主要是操作系统方面的原因,ALLEGRO要求在英文NT或WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。事实上,设计人员应充分使用Allegro的Autosave功能,以避免各种情况下引起的数据丢失)   n3 F( L+ J) t* G) e2 e% I4 m

# t( ]2 M4 O6 U2 S3 q0 \/ h6 |# }% p8. ALLEGRO出光绘时,常报出根本不存在的错误而不能输出光绘文件。 ) j" Q% C( G! C% U& \0 E
    (根据经验,此类问题一般是TOP,BOTTOM层光绘有问题。最好能提供一个可以重复出现此问题的例子及系统给出的错误信息,以便查找原因。) ' @6 h/ I6 Q$ ]% B- N

) M2 X2 Y! O1 p( l3 p& K4 [9. ALLEGRO 的功能还有改善的空间。  如: 修线时,自动采用原线宽; 替换功能、推挤功能、加测试点功能可以做得更加友好,等等。 : q0 h+ w/ c. C' x* w% |
   (即将发布的14.2版本对这些大部分问题做了很多改进。下面列出14.2版的一些主要改进:
0 R: C6 s6 v0 @2 _9 T! r
Save Design to 14.0
7 }  ?4 \( p! w& ^( S; @5 w, ]$ UDatabase Write Locks ( f3 Z1 @! J, |$ I% }9 a
View Schemes : f* |+ K5 p  K- K, I2 n
DBdoctor
$ V" C/ K* ^: x( OPlane Rat , A5 H3 s$ I+ L( z- D+ D6 D
Place Manual UI Auto-Hide . F2 |3 M- `7 ]* m  ^  Y# i$ T, Y
Direct Select of Alternate Symbol
4 V$ P3 O! E4 i9 ^  uQuickplace Options
4 h) B+ P1 Y) }: g8 DVia Shoving $ A5 f2 S% _: y) @" G
Dynamic Slide Phase II / q8 M, D( s; B5 d( W$ L% X0 Z
Vertex Dynamic Bubble Options ! z# i  u0 z0 u# ]
Smart Start on Line Width
: c, p* T7 }$ {" c6 JHighlight All Pins on Net During add connect
8 u3 u& l( z& A+ xCadence Design Systems, Inc
4 B, H! U- @8 ]3 s3 I8 v' E* n/ y# dNet Name Added to Control Panel , i; e6 y0 a: W' t( \
Purge Vias 5 ^, {# D: Z/ h6 a# ]
EXTRACT Name Change : \0 M& p9 q$ {( U
Graphical Enhancements During Dynamics
% I$ R; X% ]- l' C1 H6 I( DText Printing/Stick
% J% s3 }( Y, d; KAppend to File Option Added to Reports ; o! L9 H' a$ I/ n- _
SPECCTRA-Like Zoom   W, X) J: v* Y" }9 z% S0 y" V
Viewer Plus Enhancements 6 R" Y1 E$ N" j/ }/ V* w
New Board Wizard
8 t! M8 c: F1 L* X9 `CPM and CDS_SITE Support 4 y2 k4 l4 M+ K  _* [! p9 g) a% C
Scald EOL
2 x2 S4 u! m, OIPC356 and Allegro-to-DXF PeRFormance Improvement 4 M; A6 u/ z0 ?2 \9 ^5 U# ~
TestPrep PCR Fixes
6 M. J* U3 f/ |& G" {  bNew Features in Allegro Studio (PCB)
8 m+ n! Y0 n7 Q8 j: c1 T: [! j" Z) \Miscellaneous Category) # `# C5 M# S  y' J# W

) v  N0 [! d# U6 s10. 生成料单时,有PPT 表的元器件的 Part Name 在料单中出现两次。
& S% f: i7 W, @. x0 {    (14.1版已解决此问题)  , G1 z' R& }: ?8 H" h' x! l1 t

' C& K5 t9 X" r( q" d+ QPART 3:
: [# S- m6 h4 S! \! a/ t! r我们在使用CADENCE的过程中遇到的问题基本归结为:
% N/ A5 }1 ^  b3 m" c  1 无论哪个版本都经常出现自动退出,提示为非法操作,然后不能存盘,自动退出。(ALLEGRO) ' r* b2 |7 Q" ~8 {4 O
    (参考PART2问题7的答案。提示:Allegro在异常退出时,会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件,另存为brd文件即可) % {& B0 h( I# W3 T

6 n# W% g6 i4 o! [2 ?# l  2 版本13.6中出现过生成的GERBER文件在避让不能的SHAPE时,出现半圆,即不能完全避让。还出现过个别完全不避让的状况 。 2 _) f8 U* F) ^. O- Z# g, W  ]
    (题目意思不太清楚。请使用最新版本测试)
- y2 ]% _' `' N* u3 f, m( l& p' X8 v
  3 版本14.1很多机器不能正常安装。
: N8 ^3 q& a$ o    (请参考软件安装手册,并注意安装过程中系统给出的提示。一般出现这种问题都是操作系统问题或放火墙、防病毒软件引起)
3 a5 f# ^' d9 \+ x- c7 i& U: G( Z: s: y, P9 @# D  u
  4 在添加IBIS模型时,MPC8260总是不能自动加上去,已经和工程师联系过多次。 , p8 a8 _7 H, n0 {1 m1 }. o  |
    (可能是因为该IBIS模型不是标准格式,请使用器件商提供的标准模型)
% r- h5 o* I8 Z2 `8 k1 U+ m3 F: r1 @8 ?8 j
PART 4:   S8 b+ z/ o8 _% q# J
1在ALLEGRO中,编辑焊盘时,经常会出现“执行程序错误”而退出程序,且没有备份文件,导致之前的工作白费。
* u* s9 }5 a. x, p& p, x    (此问题14.1已经解决,而且同样与操作系统有关)
4 M5 y! z6 J$ y! I; l6 Z, K& k  z# V. S9 N
2 在从自动布线器(SPECCTRA)建军回到ALLEGRO后,输出表层的线、孔就与器件成为一个整体,移动器件时,线、孔就附在上面一起移动。. P2 w' y" D5 K; N; T
(实际上,这个功能是Cadence应大多数用户要求而添加上的,主要是为了方便移动器件的时候 fanout 后的引腿和 via 能跟着一起移动。如果你实在不愿意这么做,可以执行下面这个skill程序解决,以后版本将会有选项供用户选择: # t7 t. b' Y& h
; The following Skill routine will remove invisible 7 R4 |( o, C* V9 w1 X
; properties from CLINES and VIAS.
: E. a. l7 a$ _( |/ W/ a2 A; The intent of this Skill program is to provide
4 t. w8 ]7 Q& _, i, E4 S; users with the ability of deleting the invisible
; f4 Z  i6 G  I; properties that SPECCTRA/SPIF puts on. This will allow the moving
) \1 T1 x) |; T* r+ q2 s+ o, j; of symbols without the attached clines/vias once the 8 v6 g9 F0 u$ |
; design is returned from SPECCTRA if the fanouts were originally
. Y. @9 s) s7 b; put in during an Allegro session.
4 c. O9 B" e% B2 m- W;   
7 _/ L9 V1 R( W. Q0 L$ S* [7 D( e; To install: Copy del_cline_prop.il to any directory defined ! x; M+ [! ]  ^, x9 V. J0 V% {
;    within your setSkillPath in your  
* I) w4 @0 y, v/ b( c% r# B;    allegro.ilinit. Add a "load("del_cline_prop.il")"
5 a" ]0 X% Z+ n;    statement to your allegro.ilinit.
3 \, i& n9 n/ |. G  a3 ^;
+ |' \5 s0 @5 Y) O, p, l7 A; To execute: Within the Allegro editor type "dprop" or  
) o' @6 B( Z0 {' c5 };    "del cline props". This routine should
( z% F0 f. D6 g) T;    only take seconds to complete.
5 i4 Y8 p! Z" x5 s1 J, u# d. w;   
9 J1 [7 T4 {" c0 x; Deficiencies: This routine does not allow for Window or + S" r# l# ?1 F7 s8 Y
;   Group selection.  7 Y# U& E& z8 x! z& U8 b
; ' @) k9 \/ ?# Z+ G! ^7 V3 ~4 r
; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS  
* r/ I+ d& \3 [" W% C7 Q% Z;         AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO 7 J2 F  J' T; d" H5 \' T1 j$ U
;         SUPPORT FOR THIS PROGRAM. ! `" C. G* m# S$ |7 o
; 6 @+ p' u7 ]+ J- P2 U
; Delete invisible cline/via properties.
* c% ?1 u' ~$ R9 y( F7 }6 `7 [; % j" N) ]# `1 ~8 y, ]' @
axlCmdRegister( "dprop" 'delete_cline_prop) / r+ y# R; G" D1 d# @- n
axlCmdRegister( "del cline props" 'delete_cline_prop)         
- ]0 c4 W! `' h1 o! p& `
0 a1 A: M6 Q$ z% t(defun delete_cline_prop ()
# s, E* b+ `7 F  ;; Set the Find Filter to Select only clines
0 f: z4 v) {4 g! @9 p6 K  (axlSetFindFilter ?enabled (list "CLINES" "VIAS") , K; c: F3 r  M8 V
        ?onButtons  (list "CLINES" "VIAS"))
2 y! F  Z8 E; [ ! A( N5 O" m8 V, a
  ;; Select all clines
$ @( z3 B0 b6 P  (axlClearSelSet)
" [1 L' a2 t- [+ L: j4 B  (axlAddSelectAll)  ;select all clines and vias / N# D% R% i" L4 D2 O, X

. t% `  Q( A/ [5 a  (setq clineSet (axlGetSelSet))
- {- l6 F( X  H3 H: v3 Q0 D' a) E  (axlDBDeleteProp clineSet "SYMBOL_ETCH")  ;Remove the property
7 B8 G6 M& @) L/ D4 ?7 \! r' n) Y  (axlClearSelSet)    ;unselect everything
9 f9 k  t# V( h% [) |)
' e. G$ g+ l! F( {* U9 v% @2 U * O" \/ e6 v( K  J% W
3 建原理图软件中,图形编辑和SYMBOLS中的设置不一致,SYMBOLS中的任何设置变动都会使图形的编辑无效。 8 x- @; Y3 Y) }$ E8 J
    (问题表达不太清楚,请直接联系支持工程师)
* ^7 d' r! U5 a! J: j

1 O2 Q1 h4 P: @& |, U9 D4 建库中,在一个器件对应三个或以上的封装时,PACKAGE中所建的三个封装在SYMBOLS中并没有全部出现以供SYMBOLS图形选择。
. O0 a/ `7 D+ u' m' k: i(不会有这样的问题。问题有些含糊:建库时,在 Part developer 中,对symbol 的设定本来就没有 package 的图形选择;如果是在原理图里添加 Symbol遇到这个问题,如果要选择封装形式,需要用 Physical 方式,请确认操作是否正确,下面就是多个封装同时显示的例子:) - `& [9 W- R/ ]) u
5 原理图建库的PART-TABLE表的属性中COMP-NAME的值与CELL名相同时,不能够封装,封装时出错。 " D1 K! ]. Z7 c) E4 n  ~
    (请提供该元件的库,以便于我们查找原因)
( N- ]0 z" r9 w; k1 N( ]* f/ q9 v4 c7 s3 J
6 原理图库建库属性中,PART-NUMBER 的值不能 NULL,否则向 SPECCTRA 转换时出错。 . A& G3 d6 ~2 Y
    (的确如此,PART_NUMBER的值不能为空,解决办法:要么删除PART_NUMBER属性,要么把值加上)
% ?/ z! q# ?% N1 ~* P; J3 S2 }2 Q$ n. l0 a4 T
7 在 ALLEGRO 中鼠标显示为无穷大是可以的。但在 SIGNOISE 的界面下,设为无穷大时就显示不出来了。 ! j* D: P3 X/ g  ?4 ?
   (14.1 版本已解决此问题。对早期版本可以在命令行执行 :set pcb_cursor=infinite 即可;另外,Specctraquest 没有提供象 Allegro 一样的User Reference 功能,可以在命令行执行 enved 调用该功能界面,然后进行设置) + f) w: }  U7 V# V* G/ l7 ]
9 x5 w6 C7 c- i$ @

- }9 k' J  r) p1 W5 ?/ ]' [$ m1 B% QPART 5: - k+ `7 x$ B+ J
1.用贴片焊盘(type=single)做成的package,用tools\padstack\modify design padstack...编辑,发现type变成了blind/buried。为什么会这样?
7 ]- g  @3 v1 y, F. n; n) Z    (这是软件显示上的小漏洞,但是丝毫不影响使用,焊盘还是事实上的single) ! z: d0 E$ ~* Y! j, J+ A$ e
: X: |( n5 d! u# {/ }  q6 u7 ^
2.修改过焊盘后以同名保存(替换了原来的焊盘),但是用tools\padstack\modify design padstack...检查用该焊盘做的package,发现仍旧是老焊盘,而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的,为什么会出现这种情况? 7 _% a& T/ ?$ `( g  f
   (修改完焊盘之后, 需要update pad才能更新,因为Allegro是把相关的数据都纳入到brd文件集中管理的) 5 A6 ^& e! i+ o/ A/ G$ y4 C

* A* L" @1 `$ F" r3.打开padstack editor就会出现这样的提示:pad_designer:Can't open journal file。于是新做的焊盘无法保存,提示:failed to open file '#T001632.tmp'。 : Y/ h$ c8 q7 R7 g/ k" Q
    (请检查系统环境变量设置是否正确;另外所有路径都不能使用汉字)
9 g6 p6 S4 E+ j2 G

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