Cadence 用户问题解答

good1979

PART 1：
$ o# G2 B; q/ T3 R1. 软件 14.1版本较 13.6版本功能提升了，bug也减少了，但是还是存在一些 bug，功能方面还有待进一步完善。
    （cadence在每个季度都会发布软件补丁程序QSR，用户可以在Sourcelink网站注册并预定QSR光盘，您会在一周内直接收到该光盘；在这期间，Cadence还会根据实际情况，不断发布最新的临时升级、补丁程序，Cadence当地的技术支持人员会主动、尽快地为用户进行安装。在功能方面，Cadence在世界各地拥有强大的研发队伍，以向客户提供更多、更好的功能。PSD14.2版本很快将交付用户，功能更强的PSD15.0不久也将发布。）
4 G+ ?% T0 n2 T8 Y
: s! M: g8 V' L# j2. cadence 公司目前在华东地区现只有 1名技术支持，在现场技术支持方面有待加强力量。
- |6 \) S( h* S* o6 U    （Cadence今年在中国正式注册成立了全资公司，服务队伍也从去年的30人增加到近90人，并在上海、北京成立了High Speed Technical Centre等部门，在各地包括华东地区都增加了技术支持，因此我们相信，在新的一年里，我们的客户会得到更多更方便的支持）
* |! |! R, p/ ~) W: M/ \  G5 V
3. 随着 cadence 软件在公司的日益推广使用，我们希望能加强软件使用方面的培训力度。
/ |& g7 I% I2 }7 S2 }1 b1 d（感谢贵公司对Cadence公司的支持！如果贵公司有软件培训方面的需求，可直接和当地的客户经理联系。）

- T2 ^  j& v0 o2 sPART 2：
5 h& ]- _8 x6 t7 e3 O; Y3 r  e# \  CADENCE BUG 主要有:
' D) m: j' f. \& z  |0 H; I1. 在concept HDL 中移动器件，会出现器件库可以被分拆。
   (这个问题是14.0中出现的BUG,14.1版已解决此问题。请各位升级)

2. 从CONCEPT HDL 打包时经常在没有报出错误的情况下,不能打包成功.
8 W. A, o) Q. t# ^# b1 [   (Concept HDL打包不成功时一定会报错。这种情况可能是因为路径错误，请仔细检查)

3. 从CONCEPT HDL 打包到allegro更新PCB时不能打包成功. 但往空的PCB打包时能成功, ECO常有问题.  
   （在个别情况下，会出现这种情况，出错信息为“Net name already exists”。今年2月份的补丁盘已包含此补丁程序，请用户联系Cadence工程师进行升级或到下面地址下载补丁程序、安装：
" P+ M0 i1 J6 Q7 p! Y8 ^0 k9 Lftp://ftp.cadence.com/patches/PSD141/allegro/algroF2B14.10-s018wint.exe
ftp://ftp.cadence.com/patches/PSD141/allegro/algroBase14.10-s056wint.exe ）
/ q1 W7 a, O3 [2 V: h* x
4. CCT 中有时不能单独对电源、地 FANOUT。
   （是否没有指定Power Nets选项？如果指定了还有此问题，用户最好能提供一个可以重复出现此问题的例子,以便查找原因）

2 S  ~- z) I+ i. L. O9 o5. BOARDQUEST 对网络拓扑的提取常常不能成功。 不如以前的版本灵活、方便，在模型有“问题”时，可以用缺省模型。
  ]! ]9 v5 |5 m8 E+ }. G8 e7 t    (Boardquest 为Cadence较早版本。用户最好能提供一个可以重复出现此问题的例子,以便查找原因)
0 E; N% v9 h# q( j5 F
6. ALLEGRO 中大面积布铜时，有时会出现在对铜皮分配了网络的情况下，布出死铜（铜皮不与任何网络相连,无花盘）.    大面积布铜时，经常出现不应该有的裂缝，布铜的效果不是最优的。
    （用户最好能提供一个可以重复出现此问题的例子,以便查找原因）
* J8 k& x  T. w- f% @% W" n
7. ALLEGRO 中程序自动、无告警退出， 致使设计丢失的现象，发生的频率比以前的版本高。
& r0 M' `/ ]4 V  g    （出现这种情况，主要是操作系统方面的原因，ALLEGRO要求在英文NT或WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。事实上，设计人员应充分使用Allegro的Autosave功能，以避免各种情况下引起的数据丢失）
( b: y. }- |# p9 s* j
; }: P/ L3 G0 @' v# ]) G8. ALLEGRO出光绘时，常报出根本不存在的错误而不能输出光绘文件。
2 j* s+ n# R) V2 P    (根据经验,此类问题一般是TOP,BOTTOM层光绘有问题。最好能提供一个可以重复出现此问题的例子及系统给出的错误信息,以便查找原因。)

9. ALLEGRO 的功能还有改善的空间。  如： 修线时，自动采用原线宽； 替换功能、推挤功能、加测试点功能可以做得更加友好，等等。
; U/ I. M& Z/ O   （即将发布的14.2版本对这些大部分问题做了很多改进。下面列出14.2版的一些主要改进：
2 U( y& Q* m- M6 `  O. h$ n: ^  V- gSave Design to 14.0
Database Write Locks
* D6 P) A0 X3 N! J/ N: zView Schemes
! r$ @) x/ h* dDBdoctor
Plane Rat
Place Manual UI Auto-Hide
3 m$ ^" D# C3 k1 |* J5 gDirect Select of Alternate Symbol
* ]* V  j" g& R: lQuickplace Options
Via Shoving
2 y1 W: E. r& |( {5 ~3 T- iDynamic Slide Phase II
Vertex Dynamic Bubble Options
Smart Start on Line Width
4 u* i* u, j$ H2 V, WHighlight All Pins on Net During add connect
Cadence Design Systems, Inc
, I* r& f4 O- [; \Net Name Added to Control Panel
Purge Vias
EXTRACT Name Change
Graphical Enhancements During Dynamics
Text Printing/Stick
+ P" Q1 C7 q0 J9 P6 x7 J; i5 x' OAppend to File Option Added to Reports
SPECCTRA-Like Zoom
Viewer Plus Enhancements
New Board Wizard
  F% ]: k9 Z4 P& W: I: \CPM and CDS_SITE Support
5 r$ v- ?. `* n+ b6 X0 L* ]' BScald EOL
IPC356 and Allegro-to-DXF PeRFormance Improvement
( x$ M0 z4 y: u. k  T; x- |. PTestPrep PCR Fixes
, B6 ]: H. c9 uNew Features in Allegro Studio (PCB)
3 H5 J8 J/ H5 @7 d/ l( m) m9 OMiscellaneous Category）
) q, m6 M* U4 D* W* T1 C7 x
10. 生成料单时，有PPT 表的元器件的 Part Name 在料单中出现两次。
    (14.1版已解决此问题)  
( I8 X5 A3 ]) l, q) G
3 R% N. E, `$ ^6 `7 O1 M+ |PART 3：
4 U8 V( T& d7 u我们在使用CADENCE的过程中遇到的问题基本归结为：
# O0 N$ U/ N! m" v! C- |  1 无论哪个版本都经常出现自动退出，提示为非法操作，然后不能存盘，自动退出。（ALLEGRO）
  z3 [; q2 a2 k3 ]' j    （参考PART2问题7的答案。提示：Allegro在异常退出时，会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件，另存为brd文件即可）

# V( v0 z6 U- h  2 版本13.6中出现过生成的GERBER文件在避让不能的SHAPE时，出现半圆，即不能完全避让。还出现过个别完全不避让的状况 。
" N7 M; V2 P. U) u& M2 K! C    （题目意思不太清楚。请使用最新版本测试）
& p6 v8 F# t' Z2 R* O0 s7 h0 ], R, E
  3 版本14.1很多机器不能正常安装。
    （请参考软件安装手册，并注意安装过程中系统给出的提示。一般出现这种问题都是操作系统问题或放火墙、防病毒软件引起）

2 @8 b8 H$ o1 t  4 在添加IBIS模型时，MPC8260总是不能自动加上去，已经和工程师联系过多次。
. m, P+ T: @. n    （可能是因为该IBIS模型不是标准格式，请使用器件商提供的标准模型）

8 {$ N! o: Z2 b1 T7 kPART 4：
1在ALLEGRO中，编辑焊盘时，经常会出现“执行程序错误”而退出程序，且没有备份文件，导致之前的工作白费。
) O; o% i4 S" N8 ~% W( j% u! U    （此问题14.1已经解决，而且同样与操作系统有关）

2 在从自动布线器（SPECCTRA）建军回到ALLEGRO后，输出表层的线、孔就与器件成为一个整体，移动器件时，线、孔就附在上面一起移动。
2 r1 b% I5 a8 ^9 T（实际上，这个功能是Cadence应大多数用户要求而添加上的，主要是为了方便移动器件的时候 fanout 后的引腿和 via 能跟着一起移动。如果你实在不愿意这么做，可以执行下面这个skill程序解决，以后版本将会有选项供用户选择：
; The following Skill routine will remove invisible
; properties from CLINES and VIAS.
; The intent of this Skill program is to provide
; users with the ability of deleting the invisible
; properties that SPECCTRA/SPIF puts on. This will allow the moving
; of symbols without the attached clines/vias once the
; design is returned from SPECCTRA if the fanouts were originally
: e/ u3 Y* ]8 }: l$ I; put in during an Allegro session.
& C% R3 X  B) g; P6 e;   
9 [" n, a) g8 t+ ?0 `+ s& W( _5 h; o, Y; To install: Copy del_cline_prop.il to any directory defined
5 ~- w6 X$ d" s5 F;    within your setSkillPath in your  
;    allegro.ilinit. Add a "load("del_cline_prop.il")"
# X% V: D) g. J1 V1 I2 c; \;    statement to your allegro.ilinit.
;
; To execute: Within the Allegro editor type "dprop" or  
;    "del cline props". This routine should
;    only take seconds to complete.
;   
; Deficiencies: This routine does not allow for Window or
;   Group selection.  
;
; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS  
;         AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO
, F0 s4 j% h1 `) G;         SUPPORT FOR THIS PROGRAM.
3 z" S+ q3 m! Q+ M4 E! V) P' K;
; Delete invisible cline/via properties.
;
) ^) c0 C0 q# E; d. GaxlCmdRegister( "dprop" 'delete_cline_prop)
+ _0 B1 f3 D# [5 L1 \. K. iaxlCmdRegister( "del cline props" 'delete_cline_prop)         
( |9 I# w: c- ^* ^' q$ O" |
% W8 ^' F; V6 m# c# }8 S(defun delete_cline_prop ()
  ;; Set the Find Filter to Select only clines
( p+ f3 O% t5 D' d! c) }4 A  (axlSetFindFilter ?enabled (list "CLINES" "VIAS")
        ?onButtons  (list "CLINES" "VIAS"))

  ;; Select all clines
  (axlClearSelSet)
  (axlAddSelectAll)  ;select all clines and vias
! {1 ?* I: H" V$ s
  (setq clineSet (axlGetSelSet))
  (axlDBDeleteProp clineSet "SYMBOL_ETCH")  ;Remove the property
' j1 ~- L# R( |9 K) O& r4 e, C+ \5 [+ f% q  (axlClearSelSet)    ;unselect everything
8 ]. Y; Q% \" |0 c' `$ P)

5 c( ~( l; _2 V6 T! l% f. M& e; g3 建原理图软件中，图形编辑和SYMBOLS中的设置不一致，SYMBOLS中的任何设置变动都会使图形的编辑无效。
    （问题表达不太清楚，请直接联系支持工程师）
! N0 q9 ^) |3 {. y, U
4 建库中，在一个器件对应三个或以上的封装时，PACKAGE中所建的三个封装在SYMBOLS中并没有全部出现以供SYMBOLS图形选择。
% u6 L5 V7 X0 P- G" {% i（不会有这样的问题。问题有些含糊：建库时，在 Part developer 中，对symbol 的设定本来就没有 package 的图形选择；如果是在原理图里添加 Symbol遇到这个问题，如果要选择封装形式，需要用 Physical 方式，请确认操作是否正确，下面就是多个封装同时显示的例子：）
5 原理图建库的PART-TABLE表的属性中COMP-NAME的值与CELL名相同时，不能够封装，封装时出错。
7 E1 M9 M# c, ^8 ^7 M4 {4 A% v    (请提供该元件的库，以便于我们查找原因)

& g, ~* d7 l$ [* z* x$ a6 原理图库建库属性中，PART-NUMBER 的值不能 NULL，否则向 SPECCTRA 转换时出错。
    （的确如此，PART_NUMBER的值不能为空，解决办法：要么删除PART_NUMBER属性，要么把值加上）

7 在 ALLEGRO 中鼠标显示为无穷大是可以的。但在 SIGNOISE 的界面下，设为无穷大时就显示不出来了。
   (14.1 版本已解决此问题。对早期版本可以在命令行执行 :set pcb_cursor=infinite 即可；另外，Specctraquest 没有提供象 Allegro 一样的User Reference 功能，可以在命令行执行 enved 调用该功能界面，然后进行设置)


: _/ |" ]+ i3 U+ \3 bPART 5：
5 T- h, q7 b% f" d2 R: U5 p1.用贴片焊盘（type=single）做成的package，用tools\padstack\modify design padstack...编辑，发现type变成了blind/buried。为什么会这样？
    （这是软件显示上的小漏洞，但是丝毫不影响使用，焊盘还是事实上的single）
" o8 H0 R2 j$ u7 I! @" }+ p
' s2 W) J' _- ?2.修改过焊盘后以同名保存（替换了原来的焊盘），但是用tools\padstack\modify design padstack...检查用该焊盘做的package，发现仍旧是老焊盘，而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的，为什么会出现这种情况？
/ u+ ~( R- n3 e- L4 b: Y  F    (修改完焊盘之后, 需要update pad才能更新，因为Allegro是把相关的数据都纳入到brd文件集中管理的)
; ~" }6 X& ]. S. \. ~. d1 t% d# s
3.打开padstack editor就会出现这样的提示：pad_designer:Can't open journal file。于是新做的焊盘无法保存，提示：failed to open file '#T001632.tmp'。
    （请检查系统环境变量设置是否正确；另外所有路径都不能使用汉字）