Cadence 用户问题解答

good1979

PART 1：
1. 软件 14.1版本较 13.6版本功能提升了，bug也减少了，但是还是存在一些 bug，功能方面还有待进一步完善。
    （cadence在每个季度都会发布软件补丁程序QSR，用户可以在Sourcelink网站注册并预定QSR光盘，您会在一周内直接收到该光盘；在这期间，Cadence还会根据实际情况，不断发布最新的临时升级、补丁程序，Cadence当地的技术支持人员会主动、尽快地为用户进行安装。在功能方面，Cadence在世界各地拥有强大的研发队伍，以向客户提供更多、更好的功能。PSD14.2版本很快将交付用户，功能更强的PSD15.0不久也将发布。）

2. cadence 公司目前在华东地区现只有 1名技术支持，在现场技术支持方面有待加强力量。
1 m7 W& g/ n: S: G    （Cadence今年在中国正式注册成立了全资公司，服务队伍也从去年的30人增加到近90人，并在上海、北京成立了High Speed Technical Centre等部门，在各地包括华东地区都增加了技术支持，因此我们相信，在新的一年里，我们的客户会得到更多更方便的支持）

3. 随着 cadence 软件在公司的日益推广使用，我们希望能加强软件使用方面的培训力度。
& h2 S9 s# C  W7 W) u& W& H8 G8 t; l（感谢贵公司对Cadence公司的支持！如果贵公司有软件培训方面的需求，可直接和当地的客户经理联系。）
1 \7 U0 v4 f1 h# x1 L7 Y2 }" N
PART 2：
  CADENCE BUG 主要有:
1. 在concept HDL 中移动器件，会出现器件库可以被分拆。
   (这个问题是14.0中出现的BUG,14.1版已解决此问题。请各位升级)

2. 从CONCEPT HDL 打包时经常在没有报出错误的情况下,不能打包成功.
4 i, h8 k- S8 ^, j: ^- T' U( |   (Concept HDL打包不成功时一定会报错。这种情况可能是因为路径错误，请仔细检查)
& @# c' v0 A9 R* Y* }2 h& N0 A- T
3. 从CONCEPT HDL 打包到allegro更新PCB时不能打包成功. 但往空的PCB打包时能成功, ECO常有问题.  
4 g) Z2 P# i2 ^" D1 v+ g   （在个别情况下，会出现这种情况，出错信息为“Net name already exists”。今年2月份的补丁盘已包含此补丁程序，请用户联系Cadence工程师进行升级或到下面地址下载补丁程序、安装：
% F5 i  Y7 u% ]( ]" ~0 b1 y; ]$ qftp://ftp.cadence.com/patches/PSD141/allegro/algroF2B14.10-s018wint.exe
8 X1 h9 R3 \6 o6 j- p: }ftp://ftp.cadence.com/patches/PSD141/allegro/algroBase14.10-s056wint.exe ）

& ~# P, T3 [7 w3 }; d1 d$ e4. CCT 中有时不能单独对电源、地 FANOUT。
   （是否没有指定Power Nets选项？如果指定了还有此问题，用户最好能提供一个可以重复出现此问题的例子,以便查找原因）
% ?$ `( O) N" A9 V0 Z6 `$ y
; G6 R8 a$ N1 l: r9 @  q5. BOARDQUEST 对网络拓扑的提取常常不能成功。 不如以前的版本灵活、方便，在模型有“问题”时，可以用缺省模型。
    (Boardquest 为Cadence较早版本。用户最好能提供一个可以重复出现此问题的例子,以便查找原因)

8 \3 Y2 z: O' z7 q4 B  t# r) V6. ALLEGRO 中大面积布铜时，有时会出现在对铜皮分配了网络的情况下，布出死铜（铜皮不与任何网络相连,无花盘）.    大面积布铜时，经常出现不应该有的裂缝，布铜的效果不是最优的。
    （用户最好能提供一个可以重复出现此问题的例子,以便查找原因）

- K+ r1 t) _  `7. ALLEGRO 中程序自动、无告警退出， 致使设计丢失的现象，发生的频率比以前的版本高。
4 o' ?: Y9 i) L. G" e    （出现这种情况，主要是操作系统方面的原因，ALLEGRO要求在英文NT或WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。事实上，设计人员应充分使用Allegro的Autosave功能，以避免各种情况下引起的数据丢失）

8. ALLEGRO出光绘时，常报出根本不存在的错误而不能输出光绘文件。
& u; n# J7 t% L5 _2 M8 T+ o    (根据经验,此类问题一般是TOP,BOTTOM层光绘有问题。最好能提供一个可以重复出现此问题的例子及系统给出的错误信息,以便查找原因。)

5 L5 ]* ]2 f  D8 I7 y  C* c9 w9. ALLEGRO 的功能还有改善的空间。  如： 修线时，自动采用原线宽； 替换功能、推挤功能、加测试点功能可以做得更加友好，等等。
   （即将发布的14.2版本对这些大部分问题做了很多改进。下面列出14.2版的一些主要改进：
Save Design to 14.0
! o, v3 `7 Y& d) b" K/ oDatabase Write Locks
View Schemes
DBdoctor
1 G9 B6 _& @; Q1 m) d1 g4 }Plane Rat
Place Manual UI Auto-Hide
$ _' {+ w4 Q% f1 @# g1 P* u: A- ZDirect Select of Alternate Symbol
Quickplace Options
: m# T! s: O. f0 o/ c) g% aVia Shoving
Dynamic Slide Phase II
Vertex Dynamic Bubble Options
, i" _# l. t- hSmart Start on Line Width
+ t9 Y+ w' U" U6 f  ?Highlight All Pins on Net During add connect
Cadence Design Systems, Inc
0 ~. y& m$ j/ [4 X. ?% x, e8 eNet Name Added to Control Panel
Purge Vias
5 W6 o9 u7 J, Q) i7 XEXTRACT Name Change
Graphical Enhancements During Dynamics
Text Printing/Stick
Append to File Option Added to Reports
- [) g2 d$ n2 }; ]8 f$ ISPECCTRA-Like Zoom
Viewer Plus Enhancements
1 i0 j9 j/ `' [. Q" _3 U! GNew Board Wizard
' \! ?, \, k4 T. T+ zCPM and CDS_SITE Support
+ G& q5 N/ v2 U- T' r7 lScald EOL
- ]% F# `4 A" O$ \  zIPC356 and Allegro-to-DXF PeRFormance Improvement
- {& n4 q! u. w) BTestPrep PCR Fixes
New Features in Allegro Studio (PCB)
7 Z: A- d. S1 lMiscellaneous Category）
4 L; B; w8 S0 s) F  f9 R
6 n! X+ j# M( e10. 生成料单时，有PPT 表的元器件的 Part Name 在料单中出现两次。
3 _/ e$ U" i+ U1 L' N; H: ]) w& L    (14.1版已解决此问题)  
) n* u2 P& Y" ]# h+ r0 E& E
PART 3：
/ T6 {4 g% K9 ~# e我们在使用CADENCE的过程中遇到的问题基本归结为：
9 S" P( f1 d" Y, h  1 无论哪个版本都经常出现自动退出，提示为非法操作，然后不能存盘，自动退出。（ALLEGRO）
    （参考PART2问题7的答案。提示：Allegro在异常退出时，会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件，另存为brd文件即可）

  2 版本13.6中出现过生成的GERBER文件在避让不能的SHAPE时，出现半圆，即不能完全避让。还出现过个别完全不避让的状况 。
    （题目意思不太清楚。请使用最新版本测试）
/ Y2 G1 e2 M" O. m2 w
0 B+ ~; q8 I, ?, R3 ?0 \& R2 p" n" U  3 版本14.1很多机器不能正常安装。
    （请参考软件安装手册，并注意安装过程中系统给出的提示。一般出现这种问题都是操作系统问题或放火墙、防病毒软件引起）

) x0 {1 d- ^" i( Z* {) _, I5 b  4 在添加IBIS模型时，MPC8260总是不能自动加上去，已经和工程师联系过多次。
7 R5 o/ W3 R; O0 q; a+ Q" O- v    （可能是因为该IBIS模型不是标准格式，请使用器件商提供的标准模型）
* U5 M& Y9 T" i% n5 x
PART 4：
5 I) E" C! }% ?1 V4 n1 R# {7 `1在ALLEGRO中，编辑焊盘时，经常会出现“执行程序错误”而退出程序，且没有备份文件，导致之前的工作白费。
8 y  |, o- ^- |. U; g. h& b    （此问题14.1已经解决，而且同样与操作系统有关）
0 E) ^5 p6 b3 o& F
2 在从自动布线器（SPECCTRA）建军回到ALLEGRO后，输出表层的线、孔就与器件成为一个整体，移动器件时，线、孔就附在上面一起移动。
（实际上，这个功能是Cadence应大多数用户要求而添加上的，主要是为了方便移动器件的时候 fanout 后的引腿和 via 能跟着一起移动。如果你实在不愿意这么做，可以执行下面这个skill程序解决，以后版本将会有选项供用户选择：
) G5 o3 j$ H+ U9 T; The following Skill routine will remove invisible
; properties from CLINES and VIAS.
9 R; M" V/ D0 o3 o" ?5 @! }; The intent of this Skill program is to provide
; users with the ability of deleting the invisible
; properties that SPECCTRA/SPIF puts on. This will allow the moving
; of symbols without the attached clines/vias once the
6 v9 p2 R  V* a* ]; k  ~. t- E; design is returned from SPECCTRA if the fanouts were originally
- U# b1 g2 p; I# C) T, N3 m; put in during an Allegro session.
;   
0 s, G0 F% y+ A- G2 N- q; To install: Copy del_cline_prop.il to any directory defined
;    within your setSkillPath in your  
& L& [( J! [: M6 [- K  D;    allegro.ilinit. Add a "load("del_cline_prop.il")"
;    statement to your allegro.ilinit.
0 k  d6 @" K7 A;
; To execute: Within the Allegro editor type "dprop" or  
;    "del cline props". This routine should
0 ~) W( z, S2 c* Q( b" k. Y;    only take seconds to complete.
;   
; Deficiencies: This routine does not allow for Window or
;   Group selection.  
;
; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS  
;         AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO
;         SUPPORT FOR THIS PROGRAM.
1 f, m/ s  B: n. v: H! g;
; Delete invisible cline/via properties.
;
+ B) W4 F, ^+ v' d* i$ DaxlCmdRegister( "dprop" 'delete_cline_prop)
0 s; n$ B; m4 k9 q- t0 _axlCmdRegister( "del cline props" 'delete_cline_prop)         
& O. u! A2 @: g- J$ A
(defun delete_cline_prop ()
  ;; Set the Find Filter to Select only clines
  (axlSetFindFilter ?enabled (list "CLINES" "VIAS")
3 y4 v" @8 p( p        ?onButtons  (list "CLINES" "VIAS"))

  ;; Select all clines
  (axlClearSelSet)
  (axlAddSelectAll)  ;select all clines and vias
0 [) I0 o4 `. p
  (setq clineSet (axlGetSelSet))
# J( z- J4 [  }* B4 \* c: v' s  (axlDBDeleteProp clineSet "SYMBOL_ETCH")  ;Remove the property
  (axlClearSelSet)    ;unselect everything
, `& c3 n4 J6 B2 v# \) h, X)
( i3 R2 I, r. q( V
5 k0 L6 f5 u: m6 I, @! m2 L7 z3 建原理图软件中，图形编辑和SYMBOLS中的设置不一致，SYMBOLS中的任何设置变动都会使图形的编辑无效。
9 g3 M6 n# S2 h+ P) q" H8 S! T% F9 n( G    （问题表达不太清楚，请直接联系支持工程师）
$ K4 M- {5 q7 t
$ y0 N' g3 q+ u& B4 建库中，在一个器件对应三个或以上的封装时，PACKAGE中所建的三个封装在SYMBOLS中并没有全部出现以供SYMBOLS图形选择。
（不会有这样的问题。问题有些含糊：建库时，在 Part developer 中，对symbol 的设定本来就没有 package 的图形选择；如果是在原理图里添加 Symbol遇到这个问题，如果要选择封装形式，需要用 Physical 方式，请确认操作是否正确，下面就是多个封装同时显示的例子：）
5 原理图建库的PART-TABLE表的属性中COMP-NAME的值与CELL名相同时，不能够封装，封装时出错。
7 @, w9 H; ^: S    (请提供该元件的库，以便于我们查找原因)

6 原理图库建库属性中，PART-NUMBER 的值不能 NULL，否则向 SPECCTRA 转换时出错。
    （的确如此，PART_NUMBER的值不能为空，解决办法：要么删除PART_NUMBER属性，要么把值加上）

+ L. E7 G, A7 J/ R. f1 x- o7 在 ALLEGRO 中鼠标显示为无穷大是可以的。但在 SIGNOISE 的界面下，设为无穷大时就显示不出来了。
- a+ O% ^0 M1 w6 x: Q8 |* a   (14.1 版本已解决此问题。对早期版本可以在命令行执行 :set pcb_cursor=infinite 即可；另外，Specctraquest 没有提供象 Allegro 一样的User Reference 功能，可以在命令行执行 enved 调用该功能界面，然后进行设置)


8 U+ o9 K* `, y' HPART 5：
1.用贴片焊盘（type=single）做成的package，用tools\padstack\modify design padstack...编辑，发现type变成了blind/buried。为什么会这样？
    （这是软件显示上的小漏洞，但是丝毫不影响使用，焊盘还是事实上的single）

2.修改过焊盘后以同名保存（替换了原来的焊盘），但是用tools\padstack\modify design padstack...检查用该焊盘做的package，发现仍旧是老焊盘，而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的，为什么会出现这种情况？
   (修改完焊盘之后, 需要update pad才能更新，因为Allegro是把相关的数据都纳入到brd文件集中管理的)

; R  b/ s. P; T# ]3.打开padstack editor就会出现这样的提示：pad_designer:Can't open journal file。于是新做的焊盘无法保存，提示：failed to open file '#T001632.tmp'。
" b- [" U: @. P$ i! c; F0 o; a8 y    （请检查系统环境变量设置是否正确；另外所有路径都不能使用汉字）