【原创】理性认识SQ的时序仿真功能（不断更新中）_如需转载，请务必征得作者同意

stupidboy

原帖由 cmos 于 2008-4-24 13:29 发表
& q0 W. L) W9 D2 \0 X
4 }( s4 s# l! M% ]! m
buffer如同一头牛，负载如同车，牛拉1辆车和拉4辆车的速度是不同的。buffer delay如同牛拉车的速度。挂的车太多，负载就过重。挂的车少，牛跑的太快，容易出交通事故，出现过冲。

/ T+ r; _/ G3 `8 G  `要从电磁波或电气的角度来解释，这样解释太粗糙了
3 |4 k5 K/ I# s5 M0 y9 A是不是会出现振铃或反射等，使达到（相对稳定的电压）Vmeans的时间发生变化？至于为什么会变化呢？？？假如外接负载恰好满足要求时，其Tbufferdelay的时间大概为多少？当超载了呢？其时间是变为多少？？？

zhutou250

大家就是要多多讨论这个

hisunzh

学习学习，正在弄呢

cmos

原帖由 stupidboy 于 2008-4-24 19:23 发表
1 r! K+ B( ~6 t0 H) F# D5 x

要从电磁波或电气的角度来解释，这样解释太粗糙了
* c7 T( m, y% c' {是不是会出现振铃或反射等，使达到（相对稳定的电压）Vmeans的时间发生变化？至于为什么会变化呢？？？假如外接负载恰好满足要求时，其Tbufferdelay的时间大概 ...

. }* z8 D# x9 b4 u7 \& P从电磁波角度解释就需要做ansoft工具作3维的磁场仿真，这个好像不太可能，没有这么复杂的3维模型。
. B, o' o9 l+ U电气特性，就是spice level的仿真就够了，牛拉车的说法只是一种比喻，我还想不出更好的比喻了。
. |7 L& Y" |- Q: H* F所谓参考的vmeasure电压，只是给一头机械牛，因为这头机械牛的表现是稳定的，
1 o& \+ g0 R# `2 e$ _+ K其他牛拉车都给予机械牛作为参考而已，你说的具体delay时间都可以仿真获得。具体case，具体数据，没有哪个数据能涵盖一切case的

ggzzc

学习了

forevercgh

Vmeas and test load descirption
前面已经讲过Tco概念，那么手册中的Tco是如何得到的呢？
8 V& H- P! R: L& R; ^6 B6 m请看下图，半导体厂商首先会根据芯片特性确定具体的test load（不要深究为什么如此，如果想清楚理解，意味着你要进入一个新的领域----IC测试），我们的probe点即为T点，Tco的定义即为从时钟输入到数据输出的时间，而数据输出的时间点的确定即为T点波形上升为Vmeas的时间点。
+ |+ a" |( `# v# i* S8 _
Vmeas为半导体厂商用来为输出buffer（当然包含output ，I/O，3-state）确定板级延时特性的电压参考点
Vref，Rref，Cref为半导体厂商用来指明传输延时和输出buffer开关特性的test load
0 n; g5 j2 X7 i- h6 [3 R$ P* `

举个例子

. ?, D3 B/ A1 E0 g2 c
这是取自一个ibis model clk buffer的test laod及Vmeas参数
下面分别用SQ和hyperlynx搭建起test load

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( a0 N0 X" e; q$ l8 y1 F+ r
理解不妥之处，烦请指正
0 R* C/ A  g2 [: |  Q9 W7 w
( [. h1 H" |* a+ q4 g  \[ 本帖最后由 forevercgh 于 2008-4-29 11:03 编辑 ]

Allen

顶一下版主精彩的描述，只有在多讨论中才有收获。
负载比喻成牛拉车是很形象的，为理解方便，也可以简单地把负载看成一个电容，毕竟在RLC参数里，电容是最重要的，负载重就相当于电容大，电容大充电时间就长，信号上升就变缓。

cmos

就我个人理解，外围test load，就是所谓Cref的具体值，来源于在芯片设计中对于板极最大负载的考量（是否是最大值也许存在争议，但50pf也够大了）。就是从drive 端往外看的所有电路的一个等效模型。
- E, f: @5 V6 X) G' f" a9 F然后其余各种case，都是根据这个等效模型的一个参考。


3 K# h  z7 `2 U+ {Cref在芯片设计中也有其自身的指导意义。就是外围将要驱动的最大负载，从而在芯片内时序优化提供参考依据。但是很多国内芯片设计公司的外围约束基本来源于工程师的经验值，而没有考虑真实的pcb板的应用情况。因为芯片工程师很少有板极布局布线概念，更鲜有作信号完整性仿真，来给他选择合适drive bufer提供依据。这个是国产芯片现状。
6 A. y; U, y) z  b( y至于国外的芯片，怎样来设这些参考值，就不太清楚了。但我觉得应该有一个很完善的流程，会有SI工程师，通晓板极和芯片布局2方面知识进行协调和仿真，从而做出兼容性最强的芯片。需要一个独立的SI部门来做这件事情。

aaazz11

ddddddddddddd

mpoix

xuexi

jianghao8888

秘密手册？？

血色浪漫II

支持一个

forevercgh

聊过了buffer delay，同时也明白了buffer delay会随着load情况的变化而变化。
而我们实际关心的应该是test load情况下的buffer delay，他将作为我们时序分析的参考基准，其重要性可想而知。
4 g  J6 p( Z1 x) w0 j* R' x( D
/ E3 f( Q4 `1 K0 bTco的提出是基于test load的测试结果，buffer delay作为tco的组成部分直接影响Tco，很显然，我们实际系统系统的load情形是不同于test load的。那么就要考虑到如何修正Tco的问题。
' _; [  \* d- \1 v" y# C
; K. Z/ O) p. `6 E% N% P; r借用TI的图说明一下。

" u" a' O& A; l: k8 Q
/ C% j9 I4 Y  C- vC点波形即为test load情况下的驱动端波形
A点波形即为actual load 情况下的驱动端波形
6 ]2 Z0 d( R% T' fB点波形即为actual load 情况下的接收端波形
& @$ L  m& y3 A9 s$ s' ?
9 f+ H( J3 e: i4 C我们将A,C间的时间间隔（电压参考点为Vmeas）即为我们的补偿时间compensation timing-----------Tcom
- C! }# W% p5 E3 u' R* i, b  k  O
这里的Tcom为240.741ps

+ K6 d( i4 \3 d' B7 N) w5 O- {而A,B间的时间间隔即为我们的板上走线延时（注意，这里的板上延时不同于传输延时）---------------Tlayout
Tlayout是我自己定义的，见笑啊（要说明的一点是，这里只是为了说明问题，定义不合适的还请海涵）
' P5 T. d$ i; h/ V" x3 H; D板上走线延时的电压参考点依据信号的类型有所不同
6 S+ M' d/ j; \  Z0 [: L3 B7 V1.对于时钟信号来说，参考电压点为Vmeas，因为时钟信号要求严格的单调性（我们这里研究的是同步系统，参考信号为CLK）
+ C2 n7 V! m* p7 q4 m7 M/ s2.对于控制信号，地址信号，数据信号来说，起始参考点为驱动端Vmeas，终了参考点为接收端Vil/Vih（非CLK信号不要求有很好的单调性，故引入门限电平作为参考点，避免非线性边沿造成的巨大误差）
0 q) e7 C" x2 J5 B  _就像下图，Vmeas电平持续Tref时间，非线性边沿的存在使得我们不能将Vmeas作为参考。
. `: [  T, |0 i, H. O; K/ a7 y: i

forevercgh

这里的Tcom+Tlayout即为SQ标榜的settle delay和switch delay ，其实就是flight time（max，min）。这些概念比较晕，好多厂家的定义不同，比较愤愤。
: ~* Q4 @8 [5 xtcom已经讲过
Tlayout由于终了参考点的不同进而冒出了几种不同的情形。

/ Z& A1 V! m: y5 H4 A

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" S. Y& P% p& k1 ]! p1 b太晚了，要睡觉了，有空接着侃

! T: }5 N4 I* ?7 a! Y[ 本帖最后由 forevercgh 于 2008-5-15 20:38 编辑 ]