【原创】理性认识SQ的时序仿真功能（不断更新中）_如需转载，请务必征得作者同意

stupidboy

原帖由 cmos 于 2008-4-24 13:29 发表
/ V8 C' b, `- V

buffer如同一头牛，负载如同车，牛拉1辆车和拉4辆车的速度是不同的。buffer delay如同牛拉车的速度。挂的车太多，负载就过重。挂的车少，牛跑的太快，容易出交通事故，出现过冲。

# k2 z" t- j) @; a* t7 _( W% ]: B- }要从电磁波或电气的角度来解释，这样解释太粗糙了
5 d" O9 `+ z: @1 T; |' k是不是会出现振铃或反射等，使达到（相对稳定的电压）Vmeans的时间发生变化？至于为什么会变化呢？？？假如外接负载恰好满足要求时，其Tbufferdelay的时间大概为多少？当超载了呢？其时间是变为多少？？？

zhutou250

大家就是要多多讨论这个

hisunzh

学习学习，正在弄呢

cmos

原帖由 stupidboy 于 2008-4-24 19:23 发表
2 V5 o7 |  ~3 y9 W7 ?: v9 N$ M% |% ~

  U% K/ e4 K4 t要从电磁波或电气的角度来解释，这样解释太粗糙了
& P1 B# n( [6 O4 [; t5 s! Z1 T是不是会出现振铃或反射等，使达到（相对稳定的电压）Vmeans的时间发生变化？至于为什么会变化呢？？？假如外接负载恰好满足要求时，其Tbufferdelay的时间大概 ...

. V- O! u9 I! w9 x& m: o从电磁波角度解释就需要做ansoft工具作3维的磁场仿真，这个好像不太可能，没有这么复杂的3维模型。
电气特性，就是spice level的仿真就够了，牛拉车的说法只是一种比喻，我还想不出更好的比喻了。
所谓参考的vmeasure电压，只是给一头机械牛，因为这头机械牛的表现是稳定的，
其他牛拉车都给予机械牛作为参考而已，你说的具体delay时间都可以仿真获得。具体case，具体数据，没有哪个数据能涵盖一切case的

ggzzc

学习了

forevercgh

Vmeas and test load descirption
前面已经讲过Tco概念，那么手册中的Tco是如何得到的呢？
& o" H  |& b! q' L! G) V请看下图，半导体厂商首先会根据芯片特性确定具体的test load（不要深究为什么如此，如果想清楚理解，意味着你要进入一个新的领域----IC测试），我们的probe点即为T点，Tco的定义即为从时钟输入到数据输出的时间，而数据输出的时间点的确定即为T点波形上升为Vmeas的时间点。
! |' j& g: y% {
Vmeas为半导体厂商用来为输出buffer（当然包含output ，I/O，3-state）确定板级延时特性的电压参考点
Vref，Rref，Cref为半导体厂商用来指明传输延时和输出buffer开关特性的test load
: L4 @4 m# c1 d! ]! \2 w1 T' y  s

5 [$ _. I: Q. ~0 f' F% |  ^举个例子
& C) ~2 `& Y0 ]# M8 S
9 }# y2 k& j( V  ]3 m; |8 f
这是取自一个ibis model clk buffer的test laod及Vmeas参数
下面分别用SQ和hyperlynx搭建起test load

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* |$ d/ [: N% X7 y6 i
理解不妥之处，烦请指正
) a% O* P: z2 o3 u+ i! w: B" ~  k
[ 本帖最后由 forevercgh 于 2008-4-29 11:03 编辑 ]

Allen

顶一下版主精彩的描述，只有在多讨论中才有收获。
负载比喻成牛拉车是很形象的，为理解方便，也可以简单地把负载看成一个电容，毕竟在RLC参数里，电容是最重要的，负载重就相当于电容大，电容大充电时间就长，信号上升就变缓。

cmos

就我个人理解，外围test load，就是所谓Cref的具体值，来源于在芯片设计中对于板极最大负载的考量（是否是最大值也许存在争议，但50pf也够大了）。就是从drive 端往外看的所有电路的一个等效模型。
: L1 ~2 s# V9 Z. z7 l8 z! f& X然后其余各种case，都是根据这个等效模型的一个参考。


Cref在芯片设计中也有其自身的指导意义。就是外围将要驱动的最大负载，从而在芯片内时序优化提供参考依据。但是很多国内芯片设计公司的外围约束基本来源于工程师的经验值，而没有考虑真实的pcb板的应用情况。因为芯片工程师很少有板极布局布线概念，更鲜有作信号完整性仿真，来给他选择合适drive bufer提供依据。这个是国产芯片现状。
# \7 E7 e- @2 u: g至于国外的芯片，怎样来设这些参考值，就不太清楚了。但我觉得应该有一个很完善的流程，会有SI工程师，通晓板极和芯片布局2方面知识进行协调和仿真，从而做出兼容性最强的芯片。需要一个独立的SI部门来做这件事情。

aaazz11

ddddddddddddd

mpoix

xuexi

jianghao8888

秘密手册？？

血色浪漫II

支持一个

forevercgh

聊过了buffer delay，同时也明白了buffer delay会随着load情况的变化而变化。
而我们实际关心的应该是test load情况下的buffer delay，他将作为我们时序分析的参考基准，其重要性可想而知。
" `: }# x6 n8 o; u' `! N; n/ ~+ r& M4 M
) @+ f# C: E& V3 RTco的提出是基于test load的测试结果，buffer delay作为tco的组成部分直接影响Tco，很显然，我们实际系统系统的load情形是不同于test load的。那么就要考虑到如何修正Tco的问题。

" R* y) H- l" {$ G2 f) B借用TI的图说明一下。

/ g7 `$ z3 M' B+ t% z2 ^
, Y8 B) S3 t+ U7 r' K. X) F/ F0 DC点波形即为test load情况下的驱动端波形
; i# h9 x' J* i; KA点波形即为actual load 情况下的驱动端波形
% i8 O& a3 L- P" f, d9 M- K+ yB点波形即为actual load 情况下的接收端波形
7 \, a# A( \! i7 H. [) S
/ w% f' T7 D) v- _! f我们将A,C间的时间间隔（电压参考点为Vmeas）即为我们的补偿时间compensation timing-----------Tcom
2 w7 ]/ F0 R: A  u: a# f7 o8 u# A
) r5 w4 ^2 P" n/ r" W这里的Tcom为240.741ps
+ C% U, n& z) V  Z. j
而A,B间的时间间隔即为我们的板上走线延时（注意，这里的板上延时不同于传输延时）---------------Tlayout
Tlayout是我自己定义的，见笑啊（要说明的一点是，这里只是为了说明问题，定义不合适的还请海涵）
2 J, o- _2 E0 m. b& q板上走线延时的电压参考点依据信号的类型有所不同
! i" P2 R0 ]0 W1 O1 G1.对于时钟信号来说，参考电压点为Vmeas，因为时钟信号要求严格的单调性（我们这里研究的是同步系统，参考信号为CLK）
. n3 ~3 C/ @& `) l2.对于控制信号，地址信号，数据信号来说，起始参考点为驱动端Vmeas，终了参考点为接收端Vil/Vih（非CLK信号不要求有很好的单调性，故引入门限电平作为参考点，避免非线性边沿造成的巨大误差）
就像下图，Vmeas电平持续Tref时间，非线性边沿的存在使得我们不能将Vmeas作为参考。

forevercgh

这里的Tcom+Tlayout即为SQ标榜的settle delay和switch delay ，其实就是flight time（max，min）。这些概念比较晕，好多厂家的定义不同，比较愤愤。
tcom已经讲过
Tlayout由于终了参考点的不同进而冒出了几种不同的情形。
" h- H; ~; L' e! c; Q

8 E5 M( d6 o# a, X

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# I4 C. K" G8 H! t8 O2 K+ m太晚了，要睡觉了，有空接着侃

% O/ \& q) b0 n/ ^1 _0 ?[ 本帖最后由 forevercgh 于 2008-5-15 20:38 编辑 ]