布线（Layout）是PCB设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个
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系统的性能,大多数高速的设计理论也要最终经过Layout得以实现并验证,由此可见,布
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线在高速PCB设计中是至关重要的。下面将针对实际布线中可能遇到的一些情况,分析其
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合理性,并给出一些比较优化的走线策略。主要从直角走线,差分走线,蛇形线等三个方面来阐述。
" ^' K6 B i1 a6 t3 e1． 直角走线
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直角走线一般是PCB布线中要求尽量避免的情况,也几乎成为衡量布线好坏的标准之一,
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那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说,直角走线会使传输线的
, ^8 I/ u/ J; ?" ?/ k% ]线宽发生变化,造成阻抗的不连续。其实不光是直角走线,顿角,锐角走线都可能会造成
5 O% F2 T1 T0 ] _( y6 ~8 Y阻抗变化的情况。
' ~; G0 S0 Z' O直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性
2 n( L; M d+ _ }7 R [6 ]' \
负载,减缓上升时间;二是阻抗不连续会造成信号的反射;三是直角尖端产生的EMI。
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传输线的直角带来的寄生电容可以由下面这个经验公式来计算：
2 |* m: }: A: ~9 V- B) }. W: n
C=61W(Er)1/2/Z0
& m1 K1 ]+ R, B6 a: P% C9 ]- X
在上式中,C就是指拐角的等效电容（单位：pF）,W指走线的宽度（单位：inch）,εr
( L" H* T3 I! ?7 H
指介质的介电常数,Z0就是传输线的
特征阻抗。举个例子,对于一个4Mils的
50欧姆传输
( V) f2 {5 z5 H+ _5 ]线（εr为4.3）来说,一个直角带来的电容量大概为0.0101pF,进而可以估算由此引起的
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上升时间变化量：
; {7 W* {' D0 T3 p4 C- f4 R
T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps
0 I0 A. H6 B Q# L$ D7 Q% s9 X( \
通过计算可以看出,直角走线带来的电容效应是极其微小的。
. z* _- X* c1 l
由于直角走线的线宽增加,该处的阻抗将减小,于是会产生一定的信号反射现象,我们可
# w4 S) B5 T7 S( h* V! E- j以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗,然后根据经验公
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式计算反射系数：ρ=(Zs-Z0)/(Zs+Z0),一般直角走线导致的阻抗变化在7%-20%之间,因
3 g/ j8 n' H- A8 n* Y( F. e; _" I: w2 d而反射系数最大为0.1左右。而且,从下图可以看到,在W/2线长的时间内
传输线阻抗变化到最小,再经过W/2时
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间又恢复到正常的阻抗,整个发生阻抗变化的时间极短,往往在10ps之内,这样快而且微
7 _. ?6 Z. p1 h/ `+ l小的变化对一般的信号传输来说几乎是可以忽略的。
' S8 f& u: O! S3 j很多人对直角走线都有这样的理解,认为尖端容易发射或接收电磁波,产生EMI,这也成
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为许多人认为不能直角走线的理由之一。然而很多实际测试的结果显示,直角走线并不会
, X ?5 Q. \, U比直线产生很明显的EMI。也许目前的仪器性能,测试水平制约了测试的精确性,但至少
( h" A6 D9 s, ?4 q说明了一个问题,直角走线的辐射已经小于仪器本身的测量误差。
! S- |1 p+ W! ? |2 B总的说来,直角走线并不是想象中的那么可怕。至少在GHz以下的应用中,其产生的任何
( l) m7 n l6 x# k诸如电容,反射,EMI等效应在TDR测试中几乎体现不出来,高速PCB设计工程师的重点还
+ Z# p/ O& W8 I是应该放在布局,电源/地设计,走线设计,过孔等其他方面。当然,尽管直角走线带来
) T- f0 u- W4 g6 j5 E0 u+ T的影响不是很严重,但并不是说我们以后都可以走直角线,注意细节是每个优秀工程师必备的基本素质,而且,随
0 G; s7 Q* M$ U) q着数字电路的飞速发展,PCB工程师处理的信号频率也会不断提高,到10GHz以上的
RF设计
0 G$ K, G z& k- X2 v+ e领域,这些小小的直角都可能成为高速问题的重点对象。
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2． 差分走线
0 X2 G% A, q h差分信号（Differential Signal）在高速电路设计中的应用越来越广泛,电路中最关键
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的信号往往都要采用差分结构设计,什么另它这么倍受青睐呢？在PCB设计中又如何能保
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证其良好的性能呢？带着这两个问题,我们进行下一部分的讨论。
8 F& a/ d% Q2 G9 X$ J2 K f何为差分信号？通俗地说,就是驱动端发送两个等值、反相的信号,接收端通过比较这两
8 _3 ~$ H% j5 t8 \个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分
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走线。
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差分信号和普通的单端信号走线相比,最明显的优势体现在以下三个方面：
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a.抗干扰能力强,因为两根差分走线之间的耦合很好,当外界存在噪声干扰时,几乎是同
, B/ e3 q8 Z5 g) Y4 Z时被耦合到两条线上,而接收端关心的只是两信号的差值,所以外界的共模噪声可以被完
) G; a3 ~* f$ K+ r' q全抵消。 4 h" L& r2 }# m# B
b.能有效抑制EMI,同样的道理,由于两根信号的极性相反,他们对外辐射的电磁场可以
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相互抵消,耦合的越紧密,泄放到外界的电磁能量越少。
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c.时序定位精确,由于差分信号的开关变化是位于两个信号的交点,而不像普通单端信号
- n$ }& T9 o0 y6 [) M* `依靠高低两个阈值电压判断,因而受工艺,温度的影响小,能降低时序上的误差,同时也
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更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential
. B0 _4 C) d7 X0 B# v, c4 f0 |
signaling）就是指这种小振幅差分信号技术。
* Y5 B2 Y# U+ _7 k对于PCB工程师来说,最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优
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势。也许只要是接触过Layout的人都会了解差分走线的一般要求,那就是“等长、等距”
4 I" d5 d! o$ F; S+ n X。等长是为了保证两个差分信号时刻保持相反极性,减少共模分量;等距则主要是为了保
' O. i# ] t8 a: @/ ?" P证两者差分阻抗一致,减少反射。“尽量靠近原则”有时候也是差分走线的要求之一。但所有这些规则都不是用
8 L) {9 M1 P( M( j' x" V$ R( w来生搬硬套的,不少工程师似乎还不了解高速差分信号传输的本质。下面重点讨论一下
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PCB差分信号设计中几个常见的误区。
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误区一：认为差分信号不需要地平面作为回流路径,或者认为差分走线彼此为对方提供回
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流途径。造成这种误区的原因是被表面现象迷惑,或者对高速信号传输的机理认识还不够
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深入。从图1-8-15的接收端的结构可以看到,晶体管Q3,Q4的发射极电流是等值,反向的
. \4 h/ z _4 h0 c% O* C1 O,他们在接地处的电流正好相互抵消（I1=0）,因而差分电路对于类似地弹以及其它可能存在于电源和地平面上
) Y" e* C% ]3 r+ p% [- U的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考平面作为信
; P+ p! W- y4 R' C: {% G! Z号返回路径,其实在信号回流分析上,差分走线和普通的单端走线的机理是一致的,即高
4 [2 B6 F$ Q9 s. P频信号总是沿着电感最小的回路进行回流,最大的区别在于差分线除了有对地的耦合之外,还存在相互之间的耦
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合,哪一种耦合强,那一种就成为主要的回流通路,图1-8-16是单端信号和差分信号的地
/ z& ^2 U* d- k% J; P磁场分布示意图。
; W$ s7 n9 Q$ b: x Z0 z7 O9 n在PCB电路设计中,一般差分走线之间的耦合较小,往往只占10~20%的耦合度,更多的还
# W+ @7 B6 i9 H6 z3 _% c4 R是对地的耦合,所以差分走线的主要回流路径还是存在于地平面。当地平面发生不连续的
( X2 i8 I) l: [( E' ~. v( e时候,无参考平面的区域,差分走线之间的耦合才会提供主要的回流通路,见图1-8-17所
1 E' W M( ?6 \示。尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重,但还是会降低差分信号的质量,
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增加EMI,要尽量避免。也有些设计人员认为,可以去掉差分走线下方的参考平面,以抑
4 e9 ^! d% x) s制差分传输中的部分共模信号,但从理论上看这种做法是不可取的,阻抗如何控制？不给
0 h9 K& f1 h( `0 E: D2 s$ O共模信号提供地阻抗回路,势必会造成EMI辐射,这种做法弊大于利。
/ c; X- U; X8 ~' i5 f" h( z" }误区二：认为保持等间距比匹配线长更重要。在实际的PCB布线中,往往不能同时满足差
! o* f! R5 G/ D8 e1 R7 K3 `" c5 a* D分设计的要求。由于管脚分布,过孔,以及走线空间等因素存在,必须通过适当的绕线才
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能达到线长匹配的目的,但带来的结果必然是差分对的部分区域无法平行,这时候我们该
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如何取舍呢？在下结论之前我们先看看下面一个仿真结果。
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从上面的仿真结果看来,方案1和方案2波形几乎是重合的,也就是说,间距不等造成的影
$ @; b0 C" g( `8 i; W1 d7 S响是微乎其微的,相比较而言,线长不匹配对时序的影响要大得多（方案3）。再从理论
: Z% q! m4 u+ M( K" G8 } T分析来看,间距不一致虽然会导致差分阻抗发生变化,但因为差分对之间的耦合本身就不
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显著,所以阻抗变化范围也是很小的,通常在10%以内,只相当于一个过孔造成的反射,这对信号传输不会造成
7 D; e+ v! Z* b9 v1 P! T p" V- k明显的影响。而线长一旦不匹配,除了时序上会发生偏移,还给差分信号中引入了共模的
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成分,降低信号的质量,增加了EMI。
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可以这么说,PCB差分走线的设计中最重要的规则就是匹配线长,其它的规则都可以根据
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设计要求和实际应用进行灵活处理。
0 m2 Y* x4 m" i6 k误区三：认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合,既
1 D) M0 [. G& D f! U% I可以提高对噪声的免疫力,还能充分利用磁场的相反极性来抵消对外界的电磁干扰。虽说
7 P$ w" Z7 {. [* r6 P这种做法在大多数情况下是非常有利的,但不是绝对的,如果能保证让它们得到充分的屏
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蔽,不受外界干扰,那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI的目的了。如何才能保证
& t+ ^; R- M m- _6 a差分走线具有良好的隔离和屏蔽呢？增大与其它信号走线的间距是最基本的途径之一,电
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磁场能量是随着距离呈平方关系递减的,一般线间距超过4倍线宽时,它们之间的干扰就
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极其微弱了,基本可以忽略。此外,通过地平面的隔离也可以起到很好的屏蔽作用,这种结构在高频的（10G以上
7 O; W2 m8 E8 i& s）IC封装PCB设计中经常会用采用,被称为CPW结构,可以保证严格的差分阻抗控制（2Z0
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差分走线也可以走在不同的信号层中,但一般不建议这种走法,因为不同的层产生的诸如
5 J; D; ?1 A. Y- ~$ W- d& d阻抗、过孔的差别会破坏差模传输的效果,引入共模噪声。此外,如果相邻两层耦合不够
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紧密的话,会降低差分走线抵抗噪声的能力,但如果能保持和周围走线适当的间距,串扰
/ L8 a$ F$ O% k# c/ a$ Q& h; k' z2 u: v t! }就不是个问题。在一般频率（GHz以下）,EMI也不会是很严重的问题,实验表明,相距500Mils的差分走线,在3
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米之外的辐射能量衰减已经达到60dB,足以满足FCC的电磁辐射标准,所以设计者根本不
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用过分担心差分线耦合不够而造成电磁不兼容问题。
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发表于 2020-4-6 07:43
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发表于 2020-4-6 07:49
