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allegro培训问题及回答汇总

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发表于 2008-4-12 00:43 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
1 无论哪个版本都经常出现自动退出,提示为非法操作,然后不能存盘,自动退出。(allegro
8 V8 Y5 W1 Y# [2 N5 K6 p    (出现这种情况,主要是操作系统方面的原因,ALLEGRO要求在英文NT或 WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。事实上,设计人员应充分使用Allegro的Autosave功能,以避免各种情况下引起的数据丢失。提示:Allegro在异常退出时,会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件,另存为brd文件即可)/ \/ p3 A( {) ^7 g- Y
2在ALLEGRO中,编辑焊盘时,经常会出现“执行程序错误”而退出程序,且没有备份文件,导致之前的工作白费。
; p' W& |: e* k6 O) a% n; G    (此问题14.1已经解决,而且同样与操作系统有关)
5 A. _" M9 v0 W8 d6 b  O0 F3 在从自动布线器(SPECCTRA)建军回到ALLEGRO后,输出表层的线、孔就与器件成为一个整体,移动器件时,线、孔就附在上面一起移动。
9 L% H; v, N% ?. }6 I' `(实际上,这个功能是cadence应大多数用户要求而添加上的,主要是为了方便移动器件的时候fanout后的引腿和via能跟着一起移动。如果你实在不愿意这么做,可以执行下面这个skill程序解决,以后版本将会有选项供用户选择:
% G4 I8 p, J$ J; The following Skill routine will remove invisible* Z7 R: y" h) Z: D* J! |2 y- j$ X
; properties from CLINES and VIAS.9 C' j, T9 J+ d  i; F# X
; The intent of this Skill program is to provide
- Z/ Y* ]4 f( t) n; users with the ability of deleting the invisible& P& D0 a  e7 |$ F
; properties that SPECCTRA/SPIF puts on. This will allow the moving
5 C: ^* m; |( J& ]- O- j9 `; of symbols without the attached clines/vias once the
1 d# r* f$ L! L7 ~% [; U: q; design is returned from SPECCTRA if the fanouts were originally% B, F" i6 |+ L/ i8 _5 F8 R
; put in during an Allegro session.' v8 L) y4 m4 q4 Q! c1 b0 a9 {" ^
;  
4 I# ~. s- \' K' m; To install: Copy del_cline_prop.il to any directory defined; ]" n1 u( a, T( d+ `9 R& B
;  within your setSkillPath in your
# o+ V- [' E  v& s0 S2 T' O1 v;  allegro.ilinit. Add a "load("del_cline_prop.il")"
3 F; J& I$ i8 L- F+ i;  statement to your allegro.ilinit.7 _/ K: B% i* |; a6 G( w2 y' }% r
;' L+ U' ]/ s# _1 @
; To execute: Within the Allegro editor type "dprop" or
! V/ P; R# g% d" ?0 a) v;  "del cline props". This routine should
+ Q5 e; b. J, T4 g( p0 R;  only take seconds to complete.' L- L6 T3 z1 [& h
;  5 d/ `2 R. Y! \: |4 o7 l
; Deficiencies: This routine does not allow for Window or; X7 H2 ~, Y5 |. ]# L4 J+ z, n" f
;  Group selection. " t4 R% P, Q: B; v* U
;# I; m# n- Q0 N" X6 ^
; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS
- W& @. d" S7 X4 ^* i8 \;        AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO
: t5 E( Q& w' F( {;        SUPPORT FOR THIS PROGRAM.
5 O9 y" f/ g6 o;
8 M* B9 }/ F/ q0 v8 B7 v$ J+ p; Delete invisible cline/via properties.4 j% O* x5 ]* s) O; P" O. |) s1 ?
;
5 H7 ?! i/ ]3 JaxlCmdRegister( "dprop" 'delete_cline_prop)2 ]4 U4 E$ L  S* @  ?8 v- b1 m
axlCmdRegister( "del cline props" 'delete_cline_prop)    * u0 Y; \" L  W
4 q/ o% U, _; e
(defun delete_cline_prop ()) b. y5 o- u) ^- k) S
  ;; Set the Find Filter to Select only clines5 \( \# b' {1 p9 V
  (axlSetFindFilter ?enabled (list "CLINES" "VIAS")
' n0 ^6 D- n, b0 ~9 L8 E8 b      ?onButtons (list "CLINES" "VIAS")), n0 ?2 p4 ?. _' c
* K! h. T* l1 {% p$ t: q. u) \
  ;; Select all clines2 V$ X3 Q/ x/ E* a( p
  (axlClearSelSet)
9 ~( t. ]6 [) r4 Q* ~& i  (axlAddSelectAll) ;select all clines and vias
2 w  c& J: Y( f: }1 \% I+ n+ @  z# a3 W
  (setq clineSet (axlGetSelSet))
) r3 a6 b9 ^! a9 Y  (axlDBDeleteProp clineSet "SYMBOL_ETCH") ;Remove the property
3 m# F" }" [8 O: J  j  (axlClearSelSet)    ;unselect everything
% Q  l' B: ^4 a6 K& p1 u5 D8 c) ) T1 F- m# q; ], ?
4.用贴片焊盘(type=single)做成的package,用tools\padstack\modify design padstack...编辑,发现type变成了blind/buried。为什么会这样?2 j6 s* H6 P0 o/ l+ }- {: F8 w: L
    (这是软件显示上的小漏洞,但是丝毫不影响使用,焊盘还是事实上的single)
& a2 n5 {- E& K* m6 V) N/ W5.修改过焊盘后以同名保存(替换了原来的焊盘),但是用tools\padstack\modify design padstack...检查用该焊盘做的package,发现仍旧是老焊盘,而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的,为什么会出现这种情况?! R6 k7 Q& S! `4 E) R
    (修改完焊盘之后, 需要update pad才能更新,因为Allegro是把相关的数据都纳入到brd文件集中管理的)
! x, t( A8 K/ G0 f/ u8 `# @6 T6.打开padstack editor就会出现这样的提示:pad_designer:Can't open journal file。于是新做的焊盘无法保存,提示:failed to open file '#T001632.tmp'。8 Q* w, C# i' R. C0 A" i4 [$ f
    (请检查系统环境变量设置是否正确;另外所有路径都不能使用汉字)2 d5 k2 ^" }: V7 e% Y
7.AELLGRO中竟然无UNDO、REDO这种常用FUNC,让人非常费解!!!
$ O5 ~9 W  N  Z3 `9 J   (15.0版本将增加Undo、Redo功能)5 S! I' x3 G! I+ o  i- E
8,ALLEGRO中直接从库中调的元件不能定义网络及 Ref des。
3 A' j9 M8 U2 N8 |    (是的。这样一来可以保证你LAYOUT结果和原理图目的是一致的,而不会因为不小心而出错。一般我们不应该直接从库中调元件,而应通过导入新的NETLIST来增加新元件.)
. N: I; c# a, C2 o, Y  B& ]  Y/ ~9,公英制转换偏差太大。. C5 y! I- j/ m& ~
   (由于计算精度的限制,公英制的来回转换会产生一定的累积误差,因此在设计过程中,应尽量避免频繁转换公英制)2 B# s$ S* Q- P7 W8 D* L
10,对于颜色的设置不能EXPORT 颜色文件,每块PCB都必须重新设置颜色。# L  {! g, y. _7 e2 s/ }! ?" j! o
   (Allegro没有保存颜色表的功能,但是可以通过其他简单的方法解决,如:调用Script功能;或着准备一个空板,里面只保存偏好的颜色设置,把网表Export到这个空板就可以了)
) Z& J, A% o4 b1 n+ e& _/ W# x, B9 |7 O, W% J& A
11,Allegro里没有对齐元件的功能。& \5 S9 q9 g% C
    (后面版本的Allegro将会有对齐功能)
! Z' b  d$ T+ k( j( i; T5 \& y12,垃圾文件太多,不知那些有用。
/ H1 C/ V: O- G1 e- ^3 ?   (Cadence实际上极少产生垃圾文件,许多文件都是设计高速PCB所需要的。)
+ H, ~- I5 @3 U; |7 l" X13,Allegro步线抓焊盘的功能太弱,不能保证线段结束时连接在PIN的中心。/ p% k4 K2 m: ?, i. l( l
   (在Allegro右面的Control panel->Option中选择:Snap to connect point,并请在布线时连到Pad前,右键选TOGGLE即可。如经常性出现此问题,可将TOGGLE设成快捷键方式)
& f: d' O& z) |- S9 F) Q% [/ t0 k% n" |
% h1 L  }# @) x  D1 |14,编辑Shape时,选择Boundary还得十分小心,有一点重合都不行。
/ c, q5 x. A* S    (可以通过调整GRID来修改铜箔,这样一来更容易)
6 `( k" U0 O: @( d4 n) P- C15.CCT布线时网络不高亮;由ALLEGRO到CCT前布的线只能删除,不能回退,不能自动优化鼠线.8 Y: G- j3 _- q# y) T
16.ALLEGRO:鼠线不能只显示当前屏幕上的PIN的鼠线,全屏布线时高亮不明显.2 \7 H1 F/ `% j( l8 r- E
   (方法一:可以在setup->user preference->display中,勾选display_nohilitefont项,将高亮设为实线显示;4 @+ i& v: @; \0 h2 B
方法二:改变高亮颜色。点击Hilight按钮,右面控制面板的Option栏会提供可选择的颜色表;! E$ W/ A8 \" T6 q; b8 N
方法三:使用Shadow Mode,明暗的对比度可以在Color and Visibility中的Shadow Mode项调整。)5 W/ |. V& [% F7 P: Q, L
三种方法配合使用,会得到更好的显示效果。
$ u/ N8 J3 }0 W2 T2 E$ f   
. e+ G5 A- O; t* _4 e$ P5 F) k) V- M6 U
17.在ALLEGRO中,改变线宽时鼠标需放在线宽栏的右边才可改变。& e* ?! x$ Q/ a+ ]
   (使用时光标应在Control Panel区域,一旦移到Work area就开始执行Allegro命令,因此就不能再进行输入,不过这个问题是可以改进的)1 K" Y; S/ M9 }
18.在ALLEGRO中没有网络也可以走出一根走线.(很容易造成多余的线头)并且清除线头及多余过孔也不彻底!(GLOSS命令): Q- Z% o  T' m3 C+ Z( j
   (如何去掉断线头?分为有网络属性的断线头和VIA,同无网络属性的断线头两种。
2 B# y: B! n* \) U2 E6 Q2 @    对无net的断线头,可以通过Hilight 来实现,要把Hilight 的Color同client相区别。可多试几试hilight的color来发现断线头。8 g7 D6 n7 k4 K& R
4 u  l" [' n+ _% Q6 _
             图一7 b6 }! C: G/ V4 X1 y! D) W0 H0 S
7 B0 R- P9 U: x4 O6 @% l

7 O9 h( C& r- H% p- D对有net属性的断线头和VIA(如图二),可采用:
8 Q, N4 F! J0 n8 n( g
' B1 m; ]1 P$ i" N  t: o& c           图二4 p: \9 }; I0 U2 W
在ROUTE/GLOSS/PARAMETER下,选中1,2,3项,点选GLOSS即可(如下图):
+ j: A: \7 }5 G; X0 C" A9 Y5 U2 R3 i$ ?9 c
点击左边的方按钮,还可以改变参数的设定。
5 X* V6 ^9 J; `. t% D) O7 W19.14.0的原理图到14。1的PCB转网表时在空板时可以转入,但是后来网表变化,不能转进来
( m# f/ v4 h4 R- T( T(报错:NET NAME ALREADY EXIST),有时换一台机器即可,随机性很大!
( _" \) L5 N) d  w+ e   (此问题已解决,请安装最新的补丁盘或到下面地址下载补丁程序、安装:
: Y7 e- P/ Q6 S- e$ B9 Q3 lftp://ftp.cadence.com/patches/PSD141/allegro/algroF2B14.10-s018wint.exe! U7 K* i/ R9 c9 u$ }' }$ [
ftp://ftp.cadence.com/patches/PSD141/allegro/algroBase14.10-s056wint.exe ): b: W+ t7 k3 u/ l% }8 J
20.ALLEGRO中最好可以方便走排线。
% \  m9 r6 s0 a3 i    (CCT具备此功能。Allegro走排线功能正在开发中)
0 W* d2 I* N8 s, e/ r& v21.用Net logic 改变的网络不能反标至原理图! J! ?% R, R8 J7 J! d
    (可以。用tool2->design association可以反标网络)
( U) p( M2 i/ |" y% a22.Allegro没有BUS走线的功能,差分线不能同时布线) r8 |& v+ o8 [; t
    (目前走BUS线可以到CCT里完成。从PSD14.2开始,Allegro对差分线的处理功能将会大大加强)4 S. ]+ C% @! Y5 R6 h
23.CCT差分线布线困难,经常不能转弯,而且有时候想单独处理其中一根线时不被允许. U+ C1 w* P! c
    (这种情况可在ALLEGRO中处理,15.0将会对此做较大改进)3 R7 u% U) B! {; Q
24.布线时设定过孔,无法用预缆方式,只能自己去了解过孔名,然后自己敲名字。
. T/ a* ?: f3 u7 F6 }/ |/ u; K3 r' J6 @    (这的确是一个缺点。该问题已列入15.0改进计划). w  d4 |; I& U) D
25.在allegro里推动过孔时有可能会冒出一大堆错,还不能undo.! u4 n* ]. B$ R/ g: c  y  G
    (14.2对过孔的推挤有很大改进)# Q: @$ a5 A: K5 V5 m
26.有时优化走线时,旧线还需要再手动删除。/ ^/ k+ Z; z3 E% O) O0 Z9 `  R
    (优化走线是在原走线的基础上进行,因此不会有新线产生)+ [. E0 j3 ]: Y7 J- E* R! D- k
27.设定最小线长与最大线长,当线长小于设定时,没有DRC报错(ELECTRICAL CONSTRAINT SPREATSHEET)8 G8 T" r+ H6 G
    (在14.0版本以后,Allegro增加了未布线的最小线长检查,可以通过对环境变量CHECK_MIN_DELAYS的设置来实现,如果设置为ON的话,当线长小于设定时,将会有DRC报错。其检查的依据是两个PIN之间飞线的曼哈顿距离)2 l% Y; l, U8 W  c* P9 o* E1 n
28.13.6做的原理图,转到14.1不能将数据传递给已经UPREV的原13.6的板.
: X( M: x' z. E. Y: k5 @; H$ ](问题提的不很清楚。从14.0开始:
/ J4 P6 P1 Q! o5 v) Z3 L7 G1、因为添了约束管理器,不能从高版本的向低版本传递数据;
! P+ [+ N2 T+ [) ~+ X2、uprev13.6的板时Flash symbol也需要uprev,勾选use preference中Misc里面的old_style_flash_symbols即可;也可以使用批处理转换,DOS命令:( a* p) |8 j7 ^" X8 D# ^
FOR  %%f  IN  (*.bsm)  DO  flash_convert  %%f
. ?1 k: Z5 [3 L. _. k) c3、如果跟约束有关,要注意原来的DELAY_RULE 和MATCHED_DELAY已改为 PROPAGATION_DELAY 和RELATIVE_PROPAGATION_DELAY)$ |% v, P1 j# l: A5 z  A4 s
29. ALLEGRO中UPDATE SYMBOLS 时,LIBRARY中的该元件明明已改过来,6 X* P7 c3 f" C& v* ^0 t: [
  但就是不能UPDATE过来,并且从PACKAGE SYMBOL 中也看不到该器件(不选DATA BASE,就选LIBRARY)
& s5 c' ]0 _3 }! W9 |4 w# H    (应该是路径方面的问题,不然Package Symbol里不会看不到的,请仔细检查一下环境变量的设置。或者你可以这么试试,在concept里重新以Phisical方式Add这个器件,然后Export(用Update Allegro Board 并且勾选ECO)

评分

参与人数 2贡献 +7 收起 理由
hw10425 + 2 感谢分享,对我有很大的帮助,谢谢
Allen + 5 感谢分享

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该用户从未签到

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发表于 2013-9-27 21:54 | 只看该作者
謝謝分享喔   

该用户从未签到

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发表于 2014-3-19 17:09 | 只看该作者
好东西4 }$ }3 E, w* o- U' J5 F" [
顶啊 谢谢谢谢

该用户从未签到

2#
发表于 2008-4-12 11:17 | 只看该作者
感谢贡献

该用户从未签到

3#
发表于 2008-9-7 11:14 | 只看该作者
好东西,不要沉

该用户从未签到

4#
发表于 2008-11-25 09:05 | 只看该作者
好东西啊 谢谢

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5#
发表于 2009-2-2 14:40 | 只看该作者
好啊,谢谢

该用户从未签到

6#
发表于 2009-2-2 15:18 | 只看该作者
菜鸟来观望
头像被屏蔽

该用户从未签到

7#
发表于 2009-2-2 15:59 | 只看该作者
提示: 作者被禁止或删除 内容自动屏蔽

该用户从未签到

8#
发表于 2009-5-6 11:48 | 只看该作者
楼主太爱你了

该用户从未签到

9#
发表于 2009-6-8 13:10 | 只看该作者
把贴子顶起来,HOHO~~

该用户从未签到

10#
发表于 2010-4-6 13:08 | 只看该作者
楼主人漂亮,能力也强!牛。。。。。。。。

该用户从未签到

11#
发表于 2010-4-6 15:25 | 只看该作者
这个要顶!!!

该用户从未签到

12#
发表于 2010-4-13 10:37 | 只看该作者
这个很精华啊
  • TA的每日心情
    开心
    2023-2-12 15:39
  • 签到天数: 1 天

    [LV.1]初来乍到

    13#
    发表于 2010-4-13 13:54 | 只看该作者
    很有用!

    该用户从未签到

    14#
    发表于 2010-4-26 11:37 | 只看该作者
    这是个好东西
  • TA的每日心情
    无聊
    2023-3-13 15:12
  • 签到天数: 43 天

    [LV.5]常住居民I

    15#
    发表于 2010-5-4 14:59 | 只看该作者
    回复 1# panhaojie
    ) C+ h) L# q; G3 m/ {5 K7 W, g* o3 L- N
    9 o" u7 A5 k2 z0 w* I
        thank you lz!
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