找回密码
 注册
关于网站域名变更的通知
查看: 9283|回复: 25
打印 上一主题 下一主题

allegro培训问题及回答汇总

  [复制链接]

该用户从未签到

跳转到指定楼层
1#
发表于 2008-4-12 00:43 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您登录!

您需要 登录 才可以下载或查看,没有帐号?注册

x
1 无论哪个版本都经常出现自动退出,提示为非法操作,然后不能存盘,自动退出。(allegro
. T- ?0 H: v% J9 l. _    (出现这种情况,主要是操作系统方面的原因,ALLEGRO要求在英文NT或 WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。事实上,设计人员应充分使用Allegro的Autosave功能,以避免各种情况下引起的数据丢失。提示:Allegro在异常退出时,会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件,另存为brd文件即可)4 b4 Y  Q5 @, W* u3 I0 x* ~
2在ALLEGRO中,编辑焊盘时,经常会出现“执行程序错误”而退出程序,且没有备份文件,导致之前的工作白费。5 S' ~( O. s4 d( C3 v
    (此问题14.1已经解决,而且同样与操作系统有关)1 @, O6 z( Y6 f$ u+ f0 S
3 在从自动布线器(SPECCTRA)建军回到ALLEGRO后,输出表层的线、孔就与器件成为一个整体,移动器件时,线、孔就附在上面一起移动。! x# F4 y# ]4 }+ a
(实际上,这个功能是cadence应大多数用户要求而添加上的,主要是为了方便移动器件的时候fanout后的引腿和via能跟着一起移动。如果你实在不愿意这么做,可以执行下面这个skill程序解决,以后版本将会有选项供用户选择:
  D/ ?* X4 ~# Z3 x+ f; The following Skill routine will remove invisible
% a5 y. i( n+ Y# _" n& B; \; properties from CLINES and VIAS.; t+ v! Y: j) A
; The intent of this Skill program is to provide5 l: P$ N5 y4 u" d+ g
; users with the ability of deleting the invisible
- u' s  }$ f* P" T- l! H; properties that SPECCTRA/SPIF puts on. This will allow the moving. `, k7 K5 p) p/ I0 ^
; of symbols without the attached clines/vias once the& H. M7 E( q; ?* I7 `* a
; design is returned from SPECCTRA if the fanouts were originally
0 s. q7 M5 ?2 ^2 ^5 @7 `; put in during an Allegro session.5 J: t; z' k( Z% \: X" s* b
;  % a& j; l; T2 J$ `
; To install: Copy del_cline_prop.il to any directory defined4 X8 r( i# M7 N
;  within your setSkillPath in your
' A/ j7 t# x5 \' X8 P( X;  allegro.ilinit. Add a "load("del_cline_prop.il")"- u: n; Z( M, P, X6 N! w% u, H
;  statement to your allegro.ilinit." v  g" P) \! _4 C) u! W" Y6 e
;9 U2 m8 p9 N0 ~
; To execute: Within the Allegro editor type "dprop" or
  a# p" B- K/ k0 v& t% H  |;  "del cline props". This routine should: w' b& `9 L& a; S& D
;  only take seconds to complete.
% O  @- [1 z* m$ ^. a+ u;  
' Q5 k  q3 A8 D% S" ]# _; Deficiencies: This routine does not allow for Window or! `0 l" b& O# U
;  Group selection. ' Z0 D, f. L) I' O, o
;( `% N% ^* [; X+ Z2 q+ P
; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS 0 v& ^/ ~0 K' `# B
;        AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO
; R+ O! L1 v: H;        SUPPORT FOR THIS PROGRAM.; ?7 Z+ E6 `6 t( ^) A( x# v% C
;- v3 X3 V5 N% {
; Delete invisible cline/via properties.1 M% s* |: J8 f  P3 A1 Q: v
;
" t! s" m/ h  Y! I$ M( z! p/ _axlCmdRegister( "dprop" 'delete_cline_prop)  z: y% p! z+ U* Y4 j
axlCmdRegister( "del cline props" 'delete_cline_prop)    / J4 S5 W1 _+ q
- v: k& \7 z% I) ?; I" H
(defun delete_cline_prop ()
* J+ h* n8 a' H) U8 J  ;; Set the Find Filter to Select only clines
7 |0 r9 \2 s* ]3 q8 o2 y  (axlSetFindFilter ?enabled (list "CLINES" "VIAS")
( n. c& [! c8 n      ?onButtons (list "CLINES" "VIAS")): V6 N- x. l6 q3 U; q* y( i

* C, @- o1 j& c0 c) c. k  ;; Select all clines7 h+ C9 U0 I4 T# W8 f: C, ^
  (axlClearSelSet)4 W3 N/ K9 U: x% c5 C0 ]- s; J! ]4 a
  (axlAddSelectAll) ;select all clines and vias, b: \' {$ x4 P: f

; S; N. |( t1 X( h8 ^  q  (setq clineSet (axlGetSelSet)), t" E- u# F5 W5 \: C! ~1 |+ N
  (axlDBDeleteProp clineSet "SYMBOL_ETCH") ;Remove the property
1 i9 d0 j& ]/ B# L' k1 R, a  (axlClearSelSet)    ;unselect everything
- S7 v5 s- Q- r$ \0 u: u) 4 N% _5 f0 J  s1 B
4.用贴片焊盘(type=single)做成的package,用tools\padstack\modify design padstack...编辑,发现type变成了blind/buried。为什么会这样?% B1 z( y% M, t) ]
    (这是软件显示上的小漏洞,但是丝毫不影响使用,焊盘还是事实上的single)
+ i5 Y7 n% m: A5.修改过焊盘后以同名保存(替换了原来的焊盘),但是用tools\padstack\modify design padstack...检查用该焊盘做的package,发现仍旧是老焊盘,而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的,为什么会出现这种情况?
; Z1 L& k+ j2 w. Q1 T" l    (修改完焊盘之后, 需要update pad才能更新,因为Allegro是把相关的数据都纳入到brd文件集中管理的)( a3 u8 u0 Y- z" d2 T
6.打开padstack editor就会出现这样的提示:pad_designer:Can't open journal file。于是新做的焊盘无法保存,提示:failed to open file '#T001632.tmp'。( J4 z; O$ q% K9 ]
    (请检查系统环境变量设置是否正确;另外所有路径都不能使用汉字)
- \3 O6 x* Y% H7.AELLGRO中竟然无UNDO、REDO这种常用FUNC,让人非常费解!!!5 j1 n* f4 ~2 M3 X0 x
   (15.0版本将增加Undo、Redo功能)
) N2 v  }* l. ]. ^6 F8 J8 U8,ALLEGRO中直接从库中调的元件不能定义网络及 Ref des。, P" n8 ?+ L% z4 G, I
    (是的。这样一来可以保证你LAYOUT结果和原理图目的是一致的,而不会因为不小心而出错。一般我们不应该直接从库中调元件,而应通过导入新的NETLIST来增加新元件.)
' S+ Q/ |; l* i& D8 }! R# S9,公英制转换偏差太大。" }5 J" \) ?' d- {* D
   (由于计算精度的限制,公英制的来回转换会产生一定的累积误差,因此在设计过程中,应尽量避免频繁转换公英制)  q0 f' J1 N1 i# X, l: a1 Q
10,对于颜色的设置不能EXPORT 颜色文件,每块PCB都必须重新设置颜色。
$ }: V( x# l0 H7 m   (Allegro没有保存颜色表的功能,但是可以通过其他简单的方法解决,如:调用Script功能;或着准备一个空板,里面只保存偏好的颜色设置,把网表Export到这个空板就可以了)
/ q0 v. S4 f- Y5 t1 M3 b5 \5 P0 G3 H& t, o' M. i  ]
11,Allegro里没有对齐元件的功能。# r5 U+ R, X" i" v
    (后面版本的Allegro将会有对齐功能)
- P* Z, o6 L: A# ~12,垃圾文件太多,不知那些有用。0 \; r, H# c5 b0 z/ ]9 B/ K
   (Cadence实际上极少产生垃圾文件,许多文件都是设计高速PCB所需要的。): X, `" ]$ @( ~5 i$ ], i7 r, F% g
13,Allegro步线抓焊盘的功能太弱,不能保证线段结束时连接在PIN的中心。
9 a2 q7 j( z: s& K6 f   (在Allegro右面的Control panel->Option中选择:Snap to connect point,并请在布线时连到Pad前,右键选TOGGLE即可。如经常性出现此问题,可将TOGGLE设成快捷键方式)
) F1 b5 A9 @0 J3 ^' m* V9 [8 k3 Q) p0 T- n$ H" h( [
14,编辑Shape时,选择Boundary还得十分小心,有一点重合都不行。+ X. x' F# T8 h: Z5 Y7 C: ?2 D
    (可以通过调整GRID来修改铜箔,这样一来更容易)
/ N7 c$ g3 U/ X/ r% d+ O4 b* t15.CCT布线时网络不高亮;由ALLEGRO到CCT前布的线只能删除,不能回退,不能自动优化鼠线.
$ P; V  `9 c, V) K16.ALLEGRO:鼠线不能只显示当前屏幕上的PIN的鼠线,全屏布线时高亮不明显.4 f: K% _0 U. g# g  B4 J1 c; t: `
   (方法一:可以在setup->user preference->display中,勾选display_nohilitefont项,将高亮设为实线显示;9 Q% x- m3 m4 |; n1 ~( i, T+ O9 Z
方法二:改变高亮颜色。点击Hilight按钮,右面控制面板的Option栏会提供可选择的颜色表;
9 s' h* f% z% d5 U方法三:使用Shadow Mode,明暗的对比度可以在Color and Visibility中的Shadow Mode项调整。)
9 J* e2 y! }1 B# P三种方法配合使用,会得到更好的显示效果。3 L) K+ X2 j5 [" v, G
   
6 x; K1 }. V+ Y" N  p  i1 h1 q2 L' i% V" K  v
17.在ALLEGRO中,改变线宽时鼠标需放在线宽栏的右边才可改变。
6 j; g  q  T' q   (使用时光标应在Control Panel区域,一旦移到Work area就开始执行Allegro命令,因此就不能再进行输入,不过这个问题是可以改进的)" w) p, W' p+ g; x/ @: `
18.在ALLEGRO中没有网络也可以走出一根走线.(很容易造成多余的线头)并且清除线头及多余过孔也不彻底!(GLOSS命令)
, Q& V1 M1 k+ `/ ?; j% h3 T/ X   (如何去掉断线头?分为有网络属性的断线头和VIA,同无网络属性的断线头两种。
1 f) z4 A) U/ x+ H3 R; U    对无net的断线头,可以通过Hilight 来实现,要把Hilight 的Color同client相区别。可多试几试hilight的color来发现断线头。0 T! L4 j4 D6 ~% U' k9 w# o7 P

. t3 R5 j1 O5 C$ P             图一. a, Z3 B8 a0 n! p7 o
/ |& y  k- F) j$ x
( U4 X* e( {  C( q9 M* G
对有net属性的断线头和VIA(如图二),可采用:& J; i9 R$ X7 v' x) E* g( F
. V0 o8 q# F9 C7 g: j) G
           图二
7 Z- K4 x& J; y4 y* z: t在ROUTE/GLOSS/PARAMETER下,选中1,2,3项,点选GLOSS即可(如下图):5 {4 i. J) F- |8 r, h
0 u2 d2 s8 m- ~. S/ w! ^0 w
点击左边的方按钮,还可以改变参数的设定。
7 k/ F  @1 L* T+ d0 z; t5 ?8 Q, o19.14.0的原理图到14。1的PCB转网表时在空板时可以转入,但是后来网表变化,不能转进来
7 T) \' X# D  v(报错:NET NAME ALREADY EXIST),有时换一台机器即可,随机性很大!
3 Y$ E1 K! j+ m5 ?1 y- q7 M5 t   (此问题已解决,请安装最新的补丁盘或到下面地址下载补丁程序、安装:
, \/ }+ G% A# m$ x! Qftp://ftp.cadence.com/patches/PSD141/allegro/algroF2B14.10-s018wint.exe1 `+ A9 q/ ^* V8 ^
ftp://ftp.cadence.com/patches/PSD141/allegro/algroBase14.10-s056wint.exe )
  {' G1 ?/ N  V6 s' `0 i20.ALLEGRO中最好可以方便走排线。
8 V, s1 p! U% h  G    (CCT具备此功能。Allegro走排线功能正在开发中)
+ C8 j5 d# K/ }! B21.用Net logic 改变的网络不能反标至原理图
; U, ]" Z8 w) ]0 \7 D# D* j% p    (可以。用tool2->design association可以反标网络)# p; L: u1 }+ W* w4 f
22.Allegro没有BUS走线的功能,差分线不能同时布线
# Y4 e& i8 \8 H% H    (目前走BUS线可以到CCT里完成。从PSD14.2开始,Allegro对差分线的处理功能将会大大加强)
9 L- G: c2 q3 c( M$ i1 [# P7 Z23.CCT差分线布线困难,经常不能转弯,而且有时候想单独处理其中一根线时不被允许
% u4 \0 U2 P, @/ V& n    (这种情况可在ALLEGRO中处理,15.0将会对此做较大改进)
# v# V  ^8 U. ?, c24.布线时设定过孔,无法用预缆方式,只能自己去了解过孔名,然后自己敲名字。1 P3 U0 V. f, Y, n; E" N
    (这的确是一个缺点。该问题已列入15.0改进计划)
- u9 ^8 E8 P0 Y# A- Z25.在allegro里推动过孔时有可能会冒出一大堆错,还不能undo.
7 Q: f5 J0 N1 |( M4 O& J) v    (14.2对过孔的推挤有很大改进)5 l( v( m5 K4 W, U: a
26.有时优化走线时,旧线还需要再手动删除。0 O  `' z% J, k2 t
    (优化走线是在原走线的基础上进行,因此不会有新线产生)0 |4 G8 j4 Z% w1 w  K$ ^) x4 M
27.设定最小线长与最大线长,当线长小于设定时,没有DRC报错(ELECTRICAL CONSTRAINT SPREATSHEET)$ D+ l5 k- v6 m( L
    (在14.0版本以后,Allegro增加了未布线的最小线长检查,可以通过对环境变量CHECK_MIN_DELAYS的设置来实现,如果设置为ON的话,当线长小于设定时,将会有DRC报错。其检查的依据是两个PIN之间飞线的曼哈顿距离)# {. G4 G3 `& e9 \! ^
28.13.6做的原理图,转到14.1不能将数据传递给已经UPREV的原13.6的板.; o' o+ _4 q2 X  V9 c/ v8 `! R) f
(问题提的不很清楚。从14.0开始:$ k  T) G: }6 G  b* l
1、因为添了约束管理器,不能从高版本的向低版本传递数据;, Z& N8 Y9 R. k' C2 K, M- ?" ?
2、uprev13.6的板时Flash symbol也需要uprev,勾选use preference中Misc里面的old_style_flash_symbols即可;也可以使用批处理转换,DOS命令:9 C( e" Y; t5 @) d( m8 k8 O
FOR  %%f  IN  (*.bsm)  DO  flash_convert  %%f! S% K. G0 O) `
3、如果跟约束有关,要注意原来的DELAY_RULE 和MATCHED_DELAY已改为 PROPAGATION_DELAY 和RELATIVE_PROPAGATION_DELAY)
8 z" C- B. e* O* f8 i2 V29. ALLEGRO中UPDATE SYMBOLS 时,LIBRARY中的该元件明明已改过来,
/ O- y" p7 S, u1 r, Q  但就是不能UPDATE过来,并且从PACKAGE SYMBOL 中也看不到该器件(不选DATA BASE,就选LIBRARY)
- F% Q) |. T) E5 E% y7 |    (应该是路径方面的问题,不然Package Symbol里不会看不到的,请仔细检查一下环境变量的设置。或者你可以这么试试,在concept里重新以Phisical方式Add这个器件,然后Export(用Update Allegro Board 并且勾选ECO)

评分

参与人数 2贡献 +7 收起 理由
hw10425 + 2 感谢分享,对我有很大的帮助,谢谢
Allen + 5 感谢分享

查看全部评分

该用户从未签到

推荐
发表于 2013-9-27 21:54 | 只看该作者
謝謝分享喔   

该用户从未签到

推荐
发表于 2014-3-19 17:09 | 只看该作者
好东西; u' e. @* d4 P) ?9 H! \% ^
顶啊 谢谢谢谢

该用户从未签到

2#
发表于 2008-4-12 11:17 | 只看该作者
感谢贡献

该用户从未签到

3#
发表于 2008-9-7 11:14 | 只看该作者
好东西,不要沉

该用户从未签到

4#
发表于 2008-11-25 09:05 | 只看该作者
好东西啊 谢谢

该用户从未签到

5#
发表于 2009-2-2 14:40 | 只看该作者
好啊,谢谢

该用户从未签到

6#
发表于 2009-2-2 15:18 | 只看该作者
菜鸟来观望
头像被屏蔽

该用户从未签到

7#
发表于 2009-2-2 15:59 | 只看该作者
提示: 作者被禁止或删除 内容自动屏蔽

该用户从未签到

8#
发表于 2009-5-6 11:48 | 只看该作者
楼主太爱你了

该用户从未签到

9#
发表于 2009-6-8 13:10 | 只看该作者
把贴子顶起来,HOHO~~

该用户从未签到

10#
发表于 2010-4-6 13:08 | 只看该作者
楼主人漂亮,能力也强!牛。。。。。。。。

该用户从未签到

11#
发表于 2010-4-6 15:25 | 只看该作者
这个要顶!!!

该用户从未签到

12#
发表于 2010-4-13 10:37 | 只看该作者
这个很精华啊
  • TA的每日心情
    开心
    2023-2-12 15:39
  • 签到天数: 1 天

    [LV.1]初来乍到

    13#
    发表于 2010-4-13 13:54 | 只看该作者
    很有用!

    该用户从未签到

    14#
    发表于 2010-4-26 11:37 | 只看该作者
    这是个好东西
  • TA的每日心情
    无聊
    2023-3-13 15:12
  • 签到天数: 43 天

    [LV.5]常住居民I

    15#
    发表于 2010-5-4 14:59 | 只看该作者
    回复 1# panhaojie 2 o8 U5 A% Z% {  k2 M& g- f9 ^: j4 [# c

    $ _7 h. _$ J0 A: }, x3 D( d& P
    7 B5 H! N/ V$ Y4 I7 n1 B0 Z$ R    thank you lz!
    您需要登录后才可以回帖 登录 | 注册

    本版积分规则

    关闭

    推荐内容上一条 /1 下一条

    EDA365公众号

    关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

    GMT+8, 2025-9-11 07:40 , Processed in 0.140625 second(s), 27 queries , Gzip On.

    深圳市墨知创新科技有限公司

    地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

    快速回复 返回顶部 返回列表