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1 无论哪个版本都经常出现自动退出,提示为非法操作,然后不能存盘,自动退出。(allegro)9 K9 f. v1 k; K' C) D
(出现这种情况,主要是操作系统方面的原因,ALLEGRO要求在英文NT或 WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。事实上,设计人员应充分使用Allegro的Autosave功能,以避免各种情况下引起的数据丢失。提示:Allegro在异常退出时,会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件,另存为brd文件即可)7 p) {' b+ B4 o
2在ALLEGRO中,编辑焊盘时,经常会出现“执行程序错误”而退出程序,且没有备份文件,导致之前的工作白费。
|2 [* @- V- I" @* w# i6 J# i% b (此问题14.1已经解决,而且同样与操作系统有关)
$ M' K6 R2 E- ~ z! u" }3 在从自动布线器(SPECCTRA)建军回到ALLEGRO后,输出表层的线、孔就与器件成为一个整体,移动器件时,线、孔就附在上面一起移动。
1 B% L2 l/ x" d( ]- p {4 _6 @- Z(实际上,这个功能是cadence应大多数用户要求而添加上的,主要是为了方便移动器件的时候fanout后的引腿和via能跟着一起移动。如果你实在不愿意这么做,可以执行下面这个skill程序解决,以后版本将会有选项供用户选择: D" i- |0 z. y2 D H
; The following Skill routine will remove invisible# o. Y: h) d+ ?6 D! j: L r; B
; properties from CLINES and VIAS.
' A- y w* w K- n; The intent of this Skill program is to provide
- ]& N; I& O) Y1 J; users with the ability of deleting the invisible+ X$ E+ |5 r. G5 h
; properties that SPECCTRA/SPIF puts on. This will allow the moving
- @& z7 ?+ }' R$ C, G- X3 r" J5 E; of symbols without the attached clines/vias once the
{! J. v1 C( t- d% }4 R3 k; design is returned from SPECCTRA if the fanouts were originally- ?* w/ V8 Z" a( p1 _! F4 S9 t
; put in during an Allegro session.* `0 x0 L" W! @
;
1 [! j e) W/ M; {7 p z; To install: Copy del_cline_prop.il to any directory defined$ |. O7 |3 K5 V/ W/ l: g" Z; R
; within your setSkillPath in your
$ c* ]2 F6 ^( E1 k; allegro.ilinit. Add a "load("del_cline_prop.il")"
3 U1 _# O* Z O, l/ d. o/ {; statement to your allegro.ilinit.# f2 ~4 \; I) W, P% n' H
;) Q0 X9 k5 D0 E4 F8 r2 f
; To execute: Within the Allegro editor type "dprop" or
* g1 Z( G0 y, z( Q, e; "del cline props". This routine should$ G0 l5 x* q5 S& x' z6 M
; only take seconds to complete.) X5 j0 m+ f8 F0 U/ _7 A D4 o: u
; " v3 t ~' I1 U5 g$ x! h8 A
; Deficiencies: This routine does not allow for Window or
8 p8 O* p, N& G; Group selection.
4 b* @# v) C8 A- `# k' [;
7 Y% H$ g# H' J9 i" K+ z; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS ( i _& P- @- M: P' W" H2 C
; AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO, B% U1 o3 M0 h: z' F; g; e7 Z/ F
; SUPPORT FOR THIS PROGRAM.
) A' t& p( Z( K$ c;
6 V: n9 A7 s* d9 Y* \; Delete invisible cline/via properties.
5 @% }# D# n R;: u' }5 O: q# J5 [$ e
axlCmdRegister( "dprop" 'delete_cline_prop)$ j: e) S) q9 f( e" z) z/ v a
axlCmdRegister( "del cline props" 'delete_cline_prop) & {4 m2 Z' b/ Q( {' u' \% Q
2 o4 y8 N0 w+ W+ z& t8 Y
(defun delete_cline_prop ()
- ]3 l, n( \; M, u4 p( Q" b4 M ;; Set the Find Filter to Select only clines
5 J. B+ z0 u6 \( _ (axlSetFindFilter ?enabled (list "CLINES" "VIAS")& J7 G$ x7 P0 g& t/ n- W9 H
?onButtons (list "CLINES" "VIAS"))8 e- D. b6 a; ?& j
+ B/ f0 A, t Z2 m# N9 a$ i ;; Select all clines+ M2 P9 i0 q; Q: F1 }1 J
(axlClearSelSet)" {6 j2 r* p7 c9 L) B$ u
(axlAddSelectAll) ;select all clines and vias
4 F8 d- X$ t8 u( `8 i, x% f0 g S: w, A
(setq clineSet (axlGetSelSet))9 {& Y2 I, I \* ^. ~) G" `
(axlDBDeleteProp clineSet "SYMBOL_ETCH") ;Remove the property
$ B0 M, U& x" j7 V (axlClearSelSet) ;unselect everything
: |- D9 J! i2 D$ F0 U0 A) % s, Q( r0 r; I0 z: J& w% y0 i8 k. k
4.用贴片焊盘(type=single)做成的package,用tools\padstack\modify design padstack...编辑,发现type变成了blind/buried。为什么会这样?1 ]/ X8 w. A3 e
(这是软件显示上的小漏洞,但是丝毫不影响使用,焊盘还是事实上的single)
! a" K& P7 V2 q9 ~/ ` N5.修改过焊盘后以同名保存(替换了原来的焊盘),但是用tools\padstack\modify design padstack...检查用该焊盘做的package,发现仍旧是老焊盘,而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的,为什么会出现这种情况?; ]$ U: u6 H, F% C$ w0 I5 A
(修改完焊盘之后, 需要update pad才能更新,因为Allegro是把相关的数据都纳入到brd文件集中管理的); F1 X; _ ^3 s. F
6.打开padstack editor就会出现这样的提示:pad_designer:Can't open journal file。于是新做的焊盘无法保存,提示:failed to open file '#T001632.tmp'。
" R p9 t& i+ c (请检查系统环境变量设置是否正确;另外所有路径都不能使用汉字)
7 j2 B; M, X8 }2 P7.AELLGRO中竟然无UNDO、REDO这种常用FUNC,让人非常费解!!!6 A# T* o8 `) m3 `' V
(15.0版本将增加Undo、Redo功能)
3 r0 p9 v. N- R8 s* r8,ALLEGRO中直接从库中调的元件不能定义网络及 Ref des。
$ s' t, |) [, h# h6 ^ (是的。这样一来可以保证你LAYOUT结果和原理图目的是一致的,而不会因为不小心而出错。一般我们不应该直接从库中调元件,而应通过导入新的NETLIST来增加新元件.)
+ z/ k; u- K; P) n( n9 w8 L9,公英制转换偏差太大。' @7 Z) [7 Y! R3 g7 t% m2 d' n; k
(由于计算精度的限制,公英制的来回转换会产生一定的累积误差,因此在设计过程中,应尽量避免频繁转换公英制)
7 c% q4 E4 w s; U10,对于颜色的设置不能EXPORT 颜色文件,每块PCB都必须重新设置颜色。 }' T- M6 k' y2 k1 y5 k( W
(Allegro没有保存颜色表的功能,但是可以通过其他简单的方法解决,如:调用Script功能;或着准备一个空板,里面只保存偏好的颜色设置,把网表Export到这个空板就可以了)
5 f5 O9 E) w1 j: D) R( M* b* V4 N# ~
11,Allegro里没有对齐元件的功能。
& ]4 n1 `. p! u+ V/ S; e (后面版本的Allegro将会有对齐功能), {: t, q+ b* {
12,垃圾文件太多,不知那些有用。
) N; i7 y7 B; r6 y2 ] (Cadence实际上极少产生垃圾文件,许多文件都是设计高速PCB所需要的。)7 V# G6 l0 x0 j
13,Allegro步线抓焊盘的功能太弱,不能保证线段结束时连接在PIN的中心。
% p' L# I) A% ]2 g! A (在Allegro右面的Control panel->Option中选择:Snap to connect point,并请在布线时连到Pad前,右键选TOGGLE即可。如经常性出现此问题,可将TOGGLE设成快捷键方式)
9 \1 D' P1 _) [8 P0 x9 z
! X% k* B( f6 V0 q1 ]14,编辑Shape时,选择Boundary还得十分小心,有一点重合都不行。
0 O) ~" y7 Z5 n (可以通过调整GRID来修改铜箔,这样一来更容易)
$ \6 ? B: l: D6 s: k: q15.CCT布线时网络不高亮;由ALLEGRO到CCT前布的线只能删除,不能回退,不能自动优化鼠线.
$ y: N8 M: @0 K0 t9 ~* |: z& H16.ALLEGRO:鼠线不能只显示当前屏幕上的PIN的鼠线,全屏布线时高亮不明显. I' E& Z' l6 V+ a
(方法一:可以在setup->user preference->display中,勾选display_nohilitefont项,将高亮设为实线显示;4 F7 {( h4 w* ?& q
方法二:改变高亮颜色。点击Hilight按钮,右面控制面板的Option栏会提供可选择的颜色表;8 o7 I7 y( `/ h; n, q
方法三:使用Shadow Mode,明暗的对比度可以在Color and Visibility中的Shadow Mode项调整。)" l5 Y" S8 _2 D3 h5 a/ v' Q& I; V
三种方法配合使用,会得到更好的显示效果。8 [8 j6 n& j4 w/ J& w5 W
# w7 A& e# l9 ^! E- ~* J
. w" j$ G1 @8 p1 K# i17.在ALLEGRO中,改变线宽时鼠标需放在线宽栏的右边才可改变。& H* f$ c. S" r3 K
(使用时光标应在Control Panel区域,一旦移到Work area就开始执行Allegro命令,因此就不能再进行输入,不过这个问题是可以改进的)2 l$ u5 W0 U5 ~8 R* w8 ^
18.在ALLEGRO中没有网络也可以走出一根走线.(很容易造成多余的线头)并且清除线头及多余过孔也不彻底!(GLOSS命令)8 i# ? B! ?0 F7 q& f9 O/ \- p
(如何去掉断线头?分为有网络属性的断线头和VIA,同无网络属性的断线头两种。3 X7 E2 ^' W* v' d
对无net的断线头,可以通过Hilight 来实现,要把Hilight 的Color同client相区别。可多试几试hilight的color来发现断线头。6 a/ K1 h4 s& o
( T0 w8 N, z4 k; O 图一
# J! h1 V' j+ s$ V% y4 ` z
, U/ J2 |& j: A/ J' w* U: n- t! \' r3 ?! k7 S4 `( J* a
对有net属性的断线头和VIA(如图二),可采用:0 l5 @6 K6 E7 [$ u: G7 R1 Y
; t t: Q) \6 x5 t' b2 _# M 图二4 Y+ L: x. m# @' K0 E [) B( y- r2 i
在ROUTE/GLOSS/PARAMETER下,选中1,2,3项,点选GLOSS即可(如下图):6 [" b: l, y4 c/ f
+ h) ?3 g, G2 D7 b8 E; \2 A8 c% h
点击左边的方按钮,还可以改变参数的设定。7 ]$ M6 n5 J2 B5 h+ X. U6 D
19.14.0的原理图到14。1的PCB转网表时在空板时可以转入,但是后来网表变化,不能转进来
4 c% Q8 H& P0 y* ](报错:NET NAME ALREADY EXIST),有时换一台机器即可,随机性很大!8 _+ T! ]0 B# H' G
(此问题已解决,请安装最新的补丁盘或到下面地址下载补丁程序、安装:
. g' r& A0 P' i8 J" fftp://ftp.cadence.com/patches/PSD141/allegro/algroF2B14.10-s018wint.exe
0 X8 t" y* @- q2 R2 v. X+ H4 rftp://ftp.cadence.com/patches/PSD141/allegro/algroBase14.10-s056wint.exe )0 z; @( }# H, W( w4 h. F
20.ALLEGRO中最好可以方便走排线。; \4 N m" s: z5 v8 F
(CCT具备此功能。Allegro走排线功能正在开发中)
2 _( f- H' ?+ ^1 ]( Y0 u' Y$ j21.用Net logic 改变的网络不能反标至原理图
3 l& E3 Y! B2 z$ Y/ [ (可以。用tool2->design association可以反标网络)
, Q1 R* T5 l* @8 k b% W22.Allegro没有BUS走线的功能,差分线不能同时布线) |7 @4 Z9 U* X1 P- g
(目前走BUS线可以到CCT里完成。从PSD14.2开始,Allegro对差分线的处理功能将会大大加强)
% c: U* D m' y# f4 S4 y5 ]23.CCT差分线布线困难,经常不能转弯,而且有时候想单独处理其中一根线时不被允许
; v: Y% K$ a8 W (这种情况可在ALLEGRO中处理,15.0将会对此做较大改进)
9 i. I# F4 n( r) F/ g- y! X4 p7 D24.布线时设定过孔,无法用预缆方式,只能自己去了解过孔名,然后自己敲名字。! j+ z4 d* f( s, D7 Z7 ~3 U
(这的确是一个缺点。该问题已列入15.0改进计划)4 w" N/ o& h. t! e% q2 E% p
25.在allegro里推动过孔时有可能会冒出一大堆错,还不能undo. Y# a. C- D! u" l- k+ R
(14.2对过孔的推挤有很大改进); L* G$ a/ X6 C; d1 h7 D
26.有时优化走线时,旧线还需要再手动删除。
, g. h% p9 `* W0 s1 ` (优化走线是在原走线的基础上进行,因此不会有新线产生)
/ C& C5 H3 Q0 i' s$ Y0 n6 ?( T. ~27.设定最小线长与最大线长,当线长小于设定时,没有DRC报错(ELECTRICAL CONSTRAINT SPREATSHEET)
& z- h' D0 I5 o, m ^, W7 a (在14.0版本以后,Allegro增加了未布线的最小线长检查,可以通过对环境变量CHECK_MIN_DELAYS的设置来实现,如果设置为ON的话,当线长小于设定时,将会有DRC报错。其检查的依据是两个PIN之间飞线的曼哈顿距离)6 o! X8 p( c$ e
28.13.6做的原理图,转到14.1不能将数据传递给已经UPREV的原13.6的板.3 ^: T/ w( T2 F1 I5 U
(问题提的不很清楚。从14.0开始:' l, }+ i2 G: m% z
1、因为添了约束管理器,不能从高版本的向低版本传递数据;
7 V9 ?3 `+ _$ c5 D4 n1 A7 Z2、uprev13.6的板时Flash symbol也需要uprev,勾选use preference中Misc里面的old_style_flash_symbols即可;也可以使用批处理转换,DOS命令: O* E# M$ B! ?$ I8 J
FOR %%f IN (*.bsm) DO flash_convert %%f
3 u9 h& p7 b/ R$ ?: @7 G; v4 w5 d% }3、如果跟约束有关,要注意原来的DELAY_RULE 和MATCHED_DELAY已改为 PROPAGATION_DELAY 和RELATIVE_PROPAGATION_DELAY)
. i, N- R7 U' E29. ALLEGRO中UPDATE SYMBOLS 时,LIBRARY中的该元件明明已改过来,- | P1 ^" Q+ K6 V8 A6 `; N
但就是不能UPDATE过来,并且从PACKAGE SYMBOL 中也看不到该器件(不选DATA BASE,就选LIBRARY)
+ |: Y, B; N" m3 h! i" S9 C5 f8 v (应该是路径方面的问题,不然Package Symbol里不会看不到的,请仔细检查一下环境变量的设置。或者你可以这么试试,在concept里重新以Phisical方式Add这个器件,然后Export(用Update Allegro Board 并且勾选ECO) |
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