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allegro培训问题及回答汇总

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发表于 2008-4-12 00:43 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
1 无论哪个版本都经常出现自动退出,提示为非法操作,然后不能存盘,自动退出。(allegro
0 P- H, _% C4 N; S    (出现这种情况,主要是操作系统方面的原因,ALLEGRO要求在英文NT或 WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。事实上,设计人员应充分使用Allegro的Autosave功能,以避免各种情况下引起的数据丢失。提示:Allegro在异常退出时,会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件,另存为brd文件即可)
, T* n) i+ O. n9 P' V5 D" s2在ALLEGRO中,编辑焊盘时,经常会出现“执行程序错误”而退出程序,且没有备份文件,导致之前的工作白费。
9 d+ j2 w% r3 O  v. z0 y) S    (此问题14.1已经解决,而且同样与操作系统有关)' A; @3 U. ]4 k4 _! i% R6 _  D+ L7 C
3 在从自动布线器(SPECCTRA)建军回到ALLEGRO后,输出表层的线、孔就与器件成为一个整体,移动器件时,线、孔就附在上面一起移动。
& D9 `- w3 C0 u' r(实际上,这个功能是cadence应大多数用户要求而添加上的,主要是为了方便移动器件的时候fanout后的引腿和via能跟着一起移动。如果你实在不愿意这么做,可以执行下面这个skill程序解决,以后版本将会有选项供用户选择:* E0 }. B, \1 u0 Z) K0 ^$ O5 b! S
; The following Skill routine will remove invisible
# x0 a( s, G( l& Y7 p; properties from CLINES and VIAS.8 \& |- V* a- n3 ~
; The intent of this Skill program is to provide
2 @" \: s1 B0 C3 i; users with the ability of deleting the invisible
1 v0 t, J7 ^- K$ n+ O# y* h; properties that SPECCTRA/SPIF puts on. This will allow the moving! m  I- C+ }' t; B/ |, i* c
; of symbols without the attached clines/vias once the7 r9 E; Z& L% K3 [5 u
; design is returned from SPECCTRA if the fanouts were originally$ p* T/ S( ^  h/ `% y% S$ X
; put in during an Allegro session.0 h. C% y9 f$ [% H
;  
, N* V8 ^5 _. s* P; To install: Copy del_cline_prop.il to any directory defined
2 Y. Y7 Q* q4 V5 |5 f1 d! L: s;  within your setSkillPath in your . g* ~, J: X) Q" f9 T4 d
;  allegro.ilinit. Add a "load("del_cline_prop.il")"3 H- L, g: }& E- @
;  statement to your allegro.ilinit.
& E7 b0 ]+ v7 c. h! g# |# q' E6 M;8 c5 a0 G) F. m8 [
; To execute: Within the Allegro editor type "dprop" or
; w, i' V& I# i8 O;  "del cline props". This routine should; j+ Q) F2 R! w3 c
;  only take seconds to complete.8 `1 d/ k/ M2 M# f! n% K  `4 x; s
;  
, Z- c. H( w: g4 o+ B% t; Deficiencies: This routine does not allow for Window or
' m* {1 l& ]* k" Y/ O3 @;  Group selection. $ o( Z% O9 C& D5 |
;
  m  _2 w/ ?9 C- n; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS
  ?9 n, d8 {! Q' c9 k' e7 S;        AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO" S6 t1 d! I5 X9 Y! a9 L% M* ~8 f
;        SUPPORT FOR THIS PROGRAM.7 x5 L  C  k0 @. R- u
;
0 a4 r, ~' Q6 ~- x; Delete invisible cline/via properties.& c6 s4 m& V: o: Z' C# X
;, d# ^) }1 ]6 t( l. j7 X
axlCmdRegister( "dprop" 'delete_cline_prop); O% ]: _3 s! U
axlCmdRegister( "del cline props" 'delete_cline_prop)   
! r* {1 }* J, O4 c2 c: i6 S) [0 W3 {
1 k) j5 T) A9 M( g/ M5 G1 t2 X) L(defun delete_cline_prop ()# |, x" b; y" q+ w; B7 \
  ;; Set the Find Filter to Select only clines
8 t* x% d* R& ?( v4 }. f  (axlSetFindFilter ?enabled (list "CLINES" "VIAS")2 ]+ |' e  I/ w) c
      ?onButtons (list "CLINES" "VIAS"))$ u7 o& H: s5 O$ b8 x2 s

; p* B8 F6 n, k1 U( j1 H  ;; Select all clines
5 G7 L" m% e) q" r2 y8 H  Q  (axlClearSelSet)
! C7 t) ?6 _" j, C% c5 A* |  (axlAddSelectAll) ;select all clines and vias
* n1 E6 d6 Y  o# F7 m6 V9 k- M2 Q- z
  (setq clineSet (axlGetSelSet))
$ v3 N) _3 [. y. |+ W8 t  (axlDBDeleteProp clineSet "SYMBOL_ETCH") ;Remove the property) \2 J+ |7 ]+ ?6 c' [# B
  (axlClearSelSet)    ;unselect everything6 i+ w6 j* b+ m, v  `
)
* t3 q' L% W8 b4.用贴片焊盘(type=single)做成的package,用tools\padstack\modify design padstack...编辑,发现type变成了blind/buried。为什么会这样?
! q8 x: K5 X& o/ }( ]5 u8 S    (这是软件显示上的小漏洞,但是丝毫不影响使用,焊盘还是事实上的single)
% d* n! B5 J& |0 }9 F7 \5 r5.修改过焊盘后以同名保存(替换了原来的焊盘),但是用tools\padstack\modify design padstack...检查用该焊盘做的package,发现仍旧是老焊盘,而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的,为什么会出现这种情况?" n2 `9 h5 R) ?! w/ q& m6 u8 f
    (修改完焊盘之后, 需要update pad才能更新,因为Allegro是把相关的数据都纳入到brd文件集中管理的)
+ y0 [! t, L# v) @- M6.打开padstack editor就会出现这样的提示:pad_designer:Can't open journal file。于是新做的焊盘无法保存,提示:failed to open file '#T001632.tmp'。
0 j( R! |& R# ?$ w, L3 m    (请检查系统环境变量设置是否正确;另外所有路径都不能使用汉字)
* s, A( @+ {6 @* ~: E3 I# ?7.AELLGRO中竟然无UNDO、REDO这种常用FUNC,让人非常费解!!!
# O; _* u, o* x! w2 X; W   (15.0版本将增加Undo、Redo功能)+ j  E! ]1 g( L" R
8,ALLEGRO中直接从库中调的元件不能定义网络及 Ref des。
  ^' ]) m. |- \1 s; c/ v( [    (是的。这样一来可以保证你LAYOUT结果和原理图目的是一致的,而不会因为不小心而出错。一般我们不应该直接从库中调元件,而应通过导入新的NETLIST来增加新元件.)
; }. ?5 L# L# \+ I5 X( ~9,公英制转换偏差太大。
. {  a2 I6 G, C. t4 J   (由于计算精度的限制,公英制的来回转换会产生一定的累积误差,因此在设计过程中,应尽量避免频繁转换公英制)& t1 d6 Q7 l4 Z% B. p) g+ ]( L: o
10,对于颜色的设置不能EXPORT 颜色文件,每块PCB都必须重新设置颜色。
. y/ T$ S. w7 P   (Allegro没有保存颜色表的功能,但是可以通过其他简单的方法解决,如:调用Script功能;或着准备一个空板,里面只保存偏好的颜色设置,把网表Export到这个空板就可以了)+ _$ ~- G( r3 J5 w( D
: T: |4 i8 w2 l, E5 s  a
11,Allegro里没有对齐元件的功能。% G0 U1 |& P, M! Q2 V6 f
    (后面版本的Allegro将会有对齐功能)
+ N- ]  a6 h& y12,垃圾文件太多,不知那些有用。3 [. P, \$ K; L  L0 ~4 M3 w
   (Cadence实际上极少产生垃圾文件,许多文件都是设计高速PCB所需要的。)
9 Q" X' |# W9 `, h  w13,Allegro步线抓焊盘的功能太弱,不能保证线段结束时连接在PIN的中心。
/ d; p4 B+ I1 p$ u* g3 f   (在Allegro右面的Control panel->Option中选择:Snap to connect point,并请在布线时连到Pad前,右键选TOGGLE即可。如经常性出现此问题,可将TOGGLE设成快捷键方式); |5 l( x4 h6 W
& h1 N3 {( M2 x% [. c; H$ ?
14,编辑Shape时,选择Boundary还得十分小心,有一点重合都不行。
7 i6 U/ o1 Z+ A% }# r! Y  ^    (可以通过调整GRID来修改铜箔,这样一来更容易)
! s9 P/ r" I( O, E/ r+ t15.CCT布线时网络不高亮;由ALLEGRO到CCT前布的线只能删除,不能回退,不能自动优化鼠线.
9 J- V9 `1 ]) O16.ALLEGRO:鼠线不能只显示当前屏幕上的PIN的鼠线,全屏布线时高亮不明显.' a0 H3 c7 \$ @
   (方法一:可以在setup->user preference->display中,勾选display_nohilitefont项,将高亮设为实线显示;
; k- n* H' l7 X: H: k方法二:改变高亮颜色。点击Hilight按钮,右面控制面板的Option栏会提供可选择的颜色表;% ~; C6 u6 e6 s( E, b, _" o) x
方法三:使用Shadow Mode,明暗的对比度可以在Color and Visibility中的Shadow Mode项调整。)3 ~. G1 \  M  g8 E6 a% @) `
三种方法配合使用,会得到更好的显示效果。
, C% m2 N* @0 L  l5 I4 ]0 P   
+ i+ d  J: C5 I6 n1 \" l3 J7 U: j0 V% K6 j- `' P
17.在ALLEGRO中,改变线宽时鼠标需放在线宽栏的右边才可改变。
* ]" t# Q+ r1 s/ b   (使用时光标应在Control Panel区域,一旦移到Work area就开始执行Allegro命令,因此就不能再进行输入,不过这个问题是可以改进的)
3 {" z8 t$ @0 t+ \18.在ALLEGRO中没有网络也可以走出一根走线.(很容易造成多余的线头)并且清除线头及多余过孔也不彻底!(GLOSS命令)# B' T: V, Q& c; e. z3 l
   (如何去掉断线头?分为有网络属性的断线头和VIA,同无网络属性的断线头两种。0 i$ Z) C+ s& L9 v9 E) \' ?
    对无net的断线头,可以通过Hilight 来实现,要把Hilight 的Color同client相区别。可多试几试hilight的color来发现断线头。& Q  I8 r% i9 g+ R0 K0 N) E

/ [3 {" z  I6 {8 |             图一# p4 ^8 f" c9 s. p+ G/ b: h! i
+ B! |# u7 z$ ^8 \

2 }5 O8 {# n" h  y对有net属性的断线头和VIA(如图二),可采用:. _7 q$ `) W9 h8 S3 p3 l6 b7 K

/ R& S1 E# f# R5 _7 X           图二
5 X( C+ p1 G: j+ d% x9 g& g在ROUTE/GLOSS/PARAMETER下,选中1,2,3项,点选GLOSS即可(如下图):+ @+ k; g6 V. V" x& l

* d/ T5 r& |5 f  i$ ]5 v, [2 {点击左边的方按钮,还可以改变参数的设定。0 L7 j, W4 F6 @! o  E  B+ E( F
19.14.0的原理图到14。1的PCB转网表时在空板时可以转入,但是后来网表变化,不能转进来
2 s; c" ]  y  }- }(报错:NET NAME ALREADY EXIST),有时换一台机器即可,随机性很大!
; i5 w9 ~2 N5 K" F( K/ @  |   (此问题已解决,请安装最新的补丁盘或到下面地址下载补丁程序、安装:. V) F% K* f- h+ \6 a
ftp://ftp.cadence.com/patches/PSD141/allegro/algroF2B14.10-s018wint.exe
; y( G: r% R7 v% Nftp://ftp.cadence.com/patches/PSD141/allegro/algroBase14.10-s056wint.exe )5 y& i7 g# R9 j) y3 }. A7 {
20.ALLEGRO中最好可以方便走排线。% E, c, x- T8 s
    (CCT具备此功能。Allegro走排线功能正在开发中)$ O# ?# K& m2 o' R
21.用Net logic 改变的网络不能反标至原理图
# J7 L( m) N2 O# M- h! u& O3 |, d    (可以。用tool2->design association可以反标网络)
& w) A- U0 w" p$ N, H9 b22.Allegro没有BUS走线的功能,差分线不能同时布线
8 K) N/ P8 V2 @5 E& \2 t    (目前走BUS线可以到CCT里完成。从PSD14.2开始,Allegro对差分线的处理功能将会大大加强)
) E& I0 c8 h4 Q" j  {5 _23.CCT差分线布线困难,经常不能转弯,而且有时候想单独处理其中一根线时不被允许( W  F1 t3 e* s" r) c2 x3 L
    (这种情况可在ALLEGRO中处理,15.0将会对此做较大改进): @4 I' l7 ?1 R- P" o7 c/ @
24.布线时设定过孔,无法用预缆方式,只能自己去了解过孔名,然后自己敲名字。) n5 f6 k4 v5 |* T; y
    (这的确是一个缺点。该问题已列入15.0改进计划)
) ?; g8 y. A  U) y/ g" S8 n25.在allegro里推动过孔时有可能会冒出一大堆错,还不能undo.. c( I- y9 y; q8 a
    (14.2对过孔的推挤有很大改进)
7 r, J# a, c! o26.有时优化走线时,旧线还需要再手动删除。- I* W" e# R7 K, |' V# B
    (优化走线是在原走线的基础上进行,因此不会有新线产生)
8 L/ q. V4 ?( x- t7 l# H8 s7 ^27.设定最小线长与最大线长,当线长小于设定时,没有DRC报错(ELECTRICAL CONSTRAINT SPREATSHEET)
! d. {+ f8 a1 @% P5 Y2 B    (在14.0版本以后,Allegro增加了未布线的最小线长检查,可以通过对环境变量CHECK_MIN_DELAYS的设置来实现,如果设置为ON的话,当线长小于设定时,将会有DRC报错。其检查的依据是两个PIN之间飞线的曼哈顿距离)$ I* c" t, `6 O& v, @
28.13.6做的原理图,转到14.1不能将数据传递给已经UPREV的原13.6的板.
% x8 h3 M, m/ z2 p9 B# w(问题提的不很清楚。从14.0开始:
& d, ^1 T0 O& ^9 j1、因为添了约束管理器,不能从高版本的向低版本传递数据;4 u* x' [* N0 y! h
2、uprev13.6的板时Flash symbol也需要uprev,勾选use preference中Misc里面的old_style_flash_symbols即可;也可以使用批处理转换,DOS命令:: ^5 x; `% G, F' v, z
FOR  %%f  IN  (*.bsm)  DO  flash_convert  %%f/ P8 _% g) m' U: e- q
3、如果跟约束有关,要注意原来的DELAY_RULE 和MATCHED_DELAY已改为 PROPAGATION_DELAY 和RELATIVE_PROPAGATION_DELAY)+ S; z) z' l/ w1 z" @, [  z
29. ALLEGRO中UPDATE SYMBOLS 时,LIBRARY中的该元件明明已改过来,! f8 h. C6 C& S+ u. `
  但就是不能UPDATE过来,并且从PACKAGE SYMBOL 中也看不到该器件(不选DATA BASE,就选LIBRARY)
9 s- a$ M5 |9 v    (应该是路径方面的问题,不然Package Symbol里不会看不到的,请仔细检查一下环境变量的设置。或者你可以这么试试,在concept里重新以Phisical方式Add这个器件,然后Export(用Update Allegro Board 并且勾选ECO)

评分

参与人数 2贡献 +7 收起 理由
hw10425 + 2 感谢分享,对我有很大的帮助,谢谢
Allen + 5 感谢分享

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发表于 2013-9-27 21:54 | 只看该作者
謝謝分享喔   

该用户从未签到

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发表于 2014-3-19 17:09 | 只看该作者
好东西5 O6 n" A! B5 B7 ?7 D) r
顶啊 谢谢谢谢

该用户从未签到

2#
发表于 2008-4-12 11:17 | 只看该作者
感谢贡献

该用户从未签到

3#
发表于 2008-9-7 11:14 | 只看该作者
好东西,不要沉

该用户从未签到

4#
发表于 2008-11-25 09:05 | 只看该作者
好东西啊 谢谢

该用户从未签到

5#
发表于 2009-2-2 14:40 | 只看该作者
好啊,谢谢

该用户从未签到

6#
发表于 2009-2-2 15:18 | 只看该作者
菜鸟来观望
头像被屏蔽

该用户从未签到

7#
发表于 2009-2-2 15:59 | 只看该作者
提示: 作者被禁止或删除 内容自动屏蔽

该用户从未签到

8#
发表于 2009-5-6 11:48 | 只看该作者
楼主太爱你了

该用户从未签到

9#
发表于 2009-6-8 13:10 | 只看该作者
把贴子顶起来,HOHO~~

该用户从未签到

10#
发表于 2010-4-6 13:08 | 只看该作者
楼主人漂亮,能力也强!牛。。。。。。。。

该用户从未签到

11#
发表于 2010-4-6 15:25 | 只看该作者
这个要顶!!!

该用户从未签到

12#
发表于 2010-4-13 10:37 | 只看该作者
这个很精华啊
  • TA的每日心情
    开心
    2023-2-12 15:39
  • 签到天数: 1 天

    [LV.1]初来乍到

    13#
    发表于 2010-4-13 13:54 | 只看该作者
    很有用!

    该用户从未签到

    14#
    发表于 2010-4-26 11:37 | 只看该作者
    这是个好东西
  • TA的每日心情
    无聊
    2023-3-13 15:12
  • 签到天数: 43 天

    [LV.5]常住居民I

    15#
    发表于 2010-5-4 14:59 | 只看该作者
    回复 1# panhaojie
    7 L  v3 [6 A* ?! l5 h3 k9 O# [" [! c* V, q+ n: Z" f7 L
    / ^% v7 c! z7 r
        thank you lz!
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