对PCB进行Checklist（下篇）

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1、电源设计
序号	检查项目
				1	确保所有的电源转换模块OCP/OVP点(过流保护点和过压保护点)设定正确
2	电源的带负载能力是否足够，相数是否足够，能提供足够大的电流、功率給CPU,Chipset等（1相按最大20A计算，保守15A）
3	PWM单相频率范围是200K-600K；集成MOS的可以达到1MHz
4	输入电容的Ripple  current(参考2700mA)；电容Ripple Current小会导致电容发热，影响寿命
5	输出电容的ESR是否足够小
6	电容的耐压是否满足，同时满足降额
7	H-MOS导通时间短；L-MOS导通时间长4 T, Z) i1 p! X % T4 ?4 m/ g  y  ]! a. {5 A   H-Side MOSFET要选择导通速度快的$ U5 W, F$ A7 C6 @ % `/ w, Y. p( g2 V/ `) x6 {3 n3 m   L-Side MOSFET要选择Rds(on)低的
8	线性电源的损耗P=Δv*i，一般，1颗LDO可承受的功率损耗Pmax*Junction=器件Temp，保证器件temp与环境Temp之和小于MOS的最大工作温度的80%。
9	单板上同一电源和地名称要统一
10	单相PWM  driver 的BOOT Pin与phase端接0.1uF电容.核对BOOT电容，是否耐压值为50V。H-MOS导通之后，BOOT Pin电压达24V，Phase端12V。
11	H-side  Gate上预留0ohm电阻，防止High side MOS因Vgs过大被击穿
12	Feedback电路设置是否准确；在电路上注释反馈电压计算公式。
13	GND和AGND电路要分开,但最后要通过一点进行连接。如果是chipset的  AGND电流很大，可直接与GND相连，不需要连接0OHM,否则通流不够。
14	PWROK的上拉要用对应的电源去上拉。
16	有些模块线路copy过来后，需要注意AGND属性要更改，最好能赋予net名字,比如经常会遇到两个P1V1的AGND起的名字一样。
17	确认电感封装，核对饱和电流是否满足电路需求。电感封装越大，过电流能力越强，电感的饱和电流应该大于电路的OCP电流。
18	确认补偿线路，保证足够的穿越频率，以及相位裕度。
19	核对LDO的最大压差是否满足器件的要求（输入的电压范围和输出的电压范围）
2、FPGA/cpld
序号	检查项目
				1	确认输入输出的逻辑电平是否正确；电平类型:GTL,OD,LVCMOS33、LVCOM25、LVDS等。确认芯片和CPLD/FPGA之间的逻辑电平是否匹配，避免两边电平不一致。
2	CPLD的GPIO信号作为输出管脚控制时序时，需要将此Pin通过4.7K至10K电阻做下拉处理
3	CPLD的JTAG接口需要连至Header上，注意Header的Pin脚定义符合烧录器要求，JTAG信号预留ESD保护电路。
4	空余的没有使用的GPIO  Pin接到LED上，一般3-4个LED即可。
5	对于同一功能的GPIO尽量只选用同一个Pin（Reset信号除外）
6	不同bank的电平跟这个bank的VCCIO电平有关
7	FPGA外接ROM时，需在原理图里面标注1,2,3顺序（顺序不对会出现烧录不了的问题）。确保信号连接之间接口电平是否正确，是否需要采用levelshift设计
8	CPLD  core电和IO电时序，一般要求core电要早于IO电，否则，输出信号需要加下拉电阻。（一般情况下core电都早于IO电压，Core起来之后IO状态就可以固定了。具体要求参考厂家器件资料）
9	FPGA的MGT  Bank如果不用时，RX信号需要接地处理。   m" {9 \: q& c) v( P   MGT Bank指可配置为高速接口的bank，例如xilinx的GTP，GTX接口bank，不用时要对RX信号处理
10	在原理设计期间必须向CPLD编程人员提供规范的CPLD需求文件2 A3 e4 x2 L+ e* b6 N! H$ U 0 g5 W" X1 U6 X5 u- ]" l# u6 v2 J* k   在CPLD需求文件必须指定每个管脚的输入和输出状态。
11	对于CPLD尽可能的少用时序逻辑，多使用组合逻辑，尽可能用简单逻辑代替复杂逻辑
12	设计人员提供的逻辑需求要避免竞争和冒险，即用CPLD输出的信号做其他逻辑的输入判定
13	有支持I2C的设计需求，要事先规划好系统I2C拓扑，在芯片选型时要考虑预留逻辑空间。（BMC如果I2C资源够用，CPLD单独占用一组I2C总线）
3、USB
序号	检查项目
				1	足够的bypass 电容(usually 100uF)应该靠近USB header来防止voltage droop. 电流按1A/Port计算
2	要有防静电的线路设计
3	每对差分信号线上要串common chock或0ohm
4	Over  current信号要连到给USB供电的5V电源上,并且要分压
5	需要考虑USB设备电流倒灌到主板，确认是否需要添加switch
4、SATA
序号	检查项目
				1	sata供电5V 需要放足够大（一般要求大于270UF）电容，防止电压drop
2	按照标准的SATA接口设计，5V和12V都需要接好。有些2.5寸硬盘需要12V供电，在设计时应尽量按照标准设计
3	SATA  AC耦合电容容值0.01uf
5、连接器
序号	检查项目
				1	高速连接器的带宽要按照1.5-2倍选择
2	确认connector在PCB上的Pin定义方式
3	两块对插板connector的对应Pin脚信号定义是否一致，对于多块单板互连，需要确认对应连接器的物理位置是否正确。
4	根据板厚来确定是否可以选用焊接件和压接器件
6	一般连接器应注意母端有长短针，因此需母端定义电源和GND
7	高速信号连接器，高速信号周围的GND Pin一定接地
8	高速信号连接器，定义信号时，注意TX，RX在连接器上的分布，避免TX/RX混在一起（避免cross talk）
9	作为一个由两个连接器拼成的接口，需选择同一厂商，同一类型连接器
10	SMD连接器选择时，其上面要有一个平面，便于工程的高速机吸嘴吸取不易脱落。Packing优先选择盘装，不用管状的。
11	尽量能够统一为焊接器件或压接器件
12	注意管脚长度的选择
13	在进入layout布局之前务必提供各连接器位置顺序图
14	连接器选型时尽可能选择通用的物料（两家以上Source的），保证一定的可替代性
15	连接器选型时需要考虑PCB的厚径比（不能超过10:1）
6、VGA
序号	检查项目
				1	22 or  33 ohm damping resister is in series with VSYNC/HSYNC
2	VGA  OUTPUT R.G. B HSYNC,VSYNC需要有保护二极体; HSYNC，VSYNC电平转换建议用IC来实现
3	If  CRT I2C bus signal level-shift circuit is used, check if the voltage level  and quality with different monitors at both sides.
4	R,G,B信号线在发送端和接收端都要有150ohm对GND电阻，或者只在接受端加75ohm对地电阻，另外信号RGB信号需要添加pi型滤波电路。
7、时钟
序号	检查项目
				1	clock  signal（除differential Signal外），要预留可调节EMI 的电容位置，一般为10pF.
2	PCI-E2.0  slot的clock signal 建议与控制芯片同源。
3	当Clockgen或Clock Buffer使用SYS供电时，应注意网卡、CPLD等芯片的时钟信号是否需要单独的时钟源
4	所有Clockgen和Clock Buffer的SMbus接口上拉的电压应与IC的供电一致
5	当晶振或clock buffer输出的电平和IC需要的电平不一致时需要加AC耦合和阻抗匹配电路，同时要注意SWING和CROSSPOINT设置是否正确。
6	注意Ossilater的clock信号输出电平，如果是LVPECL，外部需要加对地150ohm电阻。对于发射级耦合逻辑电路，需要在外围提供地回流路径。
7	CPU的晶振应尽量排布在晶振输入引脚附近。无源晶振要加几十皮法的电容；有源晶振可直接将信号引至CPU的晶振输入脚。
8、Lan
序号	检查项目
				1	确认PHY芯片与RJ45之间是否需要终端匹配电阻
2	选择RJ45时要注意内部的组成结构(1-2,3-6,4-5,7-8)
3	RJ45（包含Tansformer）的抽头电压要依据网卡的参考设计
4	MAC和PHY之前是否需要终端匹配电路。
5	如果是交换机线路，需注意在每一个管理bus(MDC/MDIO)上的PHY的地址不能一样。
6	注意千兆网络和百兆网络设计的区别，有些RJ45只支持10/1000M
7	在两个网口对接时注意网线3和6这两跟线的线序
8	关于RJ45接头中的LED，建议Symbol中能体现出二极管的极性，注意State和ACT两个信号的接法
9	注意不同颜色LED指示内容(Active/Link/Speed)是否和产品需求、机构丝印一致
10	在使用多Port RJ45/SFP/SFP+时，注意LED和端口的对应关系。Layout过程中调线时，尤其注意不仅要调整总线，对应的LED也要调整
9、复位
序号	检查项目
				1	一个RESET pin最多只可以同时接4个Device
2	如果将reset信号定为open drain时，则要外部上拉。
3	为确保Reset信号上升时间足够好，只可加pf级以下的电容
4	Reset线路需注意电平是否跟芯片要求的一致，如3.3V还是2.5V。
5	确认reset是在上电稳定之后有效
10、PCI
序号	检查项目
				1	PCI  IDSEL选择一定要选择AD22（含）之前的（仅针对AST2050芯片），普通Device要是AD16-31。
11、PCI-E
序号	检查项目
				1	PCI-E  X16 Lane反转注意；差分对之间的P/N可以翻转。请check控制芯片的datasheet,X16,X8,X4翻转各个平台不一样的。
12、ESD防护
序号	检查项目
				1	USB,VGA及COM口需增加ESD防护器件。USB的防护器件推荐使用PTS0603V24T500;VGA的防护器件推荐使用BAT54S;COM口防护器件推荐使用PTS0402V14T500。
2	将信号GND(singal gnd）和机壳地（shield gnd）进行隔离。隔离器件可使用0欧姆电阻，磁珠（bead），小电容。

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上下篇都看了，哈哈哈