请教verilog的简单问题

mening

parameter CLK_TOL=50000;
parameter clk_step=100;
7 z* o& e) [" u* D9 i: P$ \reg[31:0] clk_reg;
reg[31:0] clk_regU,clk_regD;
2 O3 S8 {6 ?5 a* [6 Z1 u8 j9 z1 dreg[31:0] clk_cnt;
clk_reg[31:0] = clk_regU + clk_regD;
上面最后一句，Error (10170): Verilog HDL syntax error at f.v(10) near text "=";  expecting ".", or an identifier, or "["，这是怎么回事啊？

xiudaojun

这是很简单的问题嘛，这种应该加上assign啊
你应该多看看教材，这种问题看书就能解决的啊

mening

reg类的assign不了

zxli36

always @* begin
  clk_reg[31:0] <= clk_regU[31:0] + clk_regD[31:0];
7 t4 [7 w, b5 `end

mening

楼上的正确，我试了一下是可以的。

redpeng

clk_reg = clk_regU + clk_regD;
7 j# h' e% ^- `# R! l也应该正确

wwwww_11111

oo ,学习了啊，

Boris_The_Blade

reg should be under "always" ~~~~~~~~~~~~