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请教verilog的简单问题

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1#
发表于 2010-4-21 17:20 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
parameter CLK_TOL=50000;: w9 H, a2 Y1 `  V
parameter clk_step=100;
; q, c% {' e9 p  |: sreg[31:0] clk_reg;
1 L5 P  H/ A, J% ^& M  M/ \reg[31:0] clk_regU,clk_regD;
' H, U, N2 [) `2 C8 ~8 j  ^reg[31:0] clk_cnt;# p5 z" ^7 D; m+ E8 R
clk_reg[31:0] = clk_regU + clk_regD;, K+ k$ v( v" ^$ @
上面最后一句,Error (10170): Verilog HDL syntax error at f.v(10) near text "=";  expecting ".", or an identifier, or "[",这是怎么回事啊?

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2#
发表于 2010-4-21 18:07 | 只看该作者
这是很简单的问题嘛,这种应该加上assign啊
0 ?2 e7 t* Q* @* N你应该多看看教材,这种问题看书就能解决的啊

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3#
 楼主| 发表于 2010-4-21 19:50 | 只看该作者
reg类的assign不了

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4#
发表于 2010-4-23 09:21 | 只看该作者
always @* begin) A6 {  e6 b- Q9 [( |0 ~
  clk_reg[31:0] <= clk_regU[31:0] + clk_regD[31:0];
6 K8 W+ X% J" x* oend

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5#
 楼主| 发表于 2010-4-27 08:49 | 只看该作者
楼上的正确,我试了一下是可以的。

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6#
发表于 2010-6-8 21:18 | 只看该作者
clk_reg = clk_regU + clk_regD;5 k; ~: P- p# z
也应该正确

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7#
发表于 2013-1-13 20:58 | 只看该作者
oo ,学习了啊,

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8#
发表于 2013-5-8 07:18 | 只看该作者
reg should be under "always" ~~~~~~~~~~~~
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