如何把“器件内的引脚间距”和“器件与器件的间距”设置成不同的值？

sy_lixiang

比如：
有一个器件封装，引脚间距0.95mm，中间间隙(Air Gap)0.35mm。
" H9 S9 K! \' p/ P  u
设计规则中电源线与其它走线间距设为0.508mm，那这样报如图DRC错误。


8 \" Q7 c$ U/ x2 E6 U& [, S
& b2 U" I- I/ ~3 ~3 N2 V) n其中设置的Pin to Pin是应该是不仅包括了器件内部的引脚与引脚之间的距离，也包括了器件与器件之间引脚的距离(比如两个0805电阻之间引脚的距离)，那我想器件与器件之间的引脚间距至少0.508mm，而不必理睬器件器件内部的引脚距离比0.508mm小，我该如何设置？
+ o. j8 s7 ?1 a! f
1 x& X& |4 }8 ?* ^不知道大家明白我的问题没有？

sy_lixiang

自己的问题自己解决。。。
6 d- {0 R) N9 a  w& q5 Q
( B" A9 L1 p8 C6 m: W7 }把pin to pin设小点儿算了。。。这可能是最方便的解决方法。。。

zly8629481

自问自答，自娱自乐，很好很强大。
  P, t4 w$ h8 z6 C7 ]  B另：Allegro中的DRC间距全部指的是Air Gap！

sy_lixiang

也许把器件引脚画个constraint area，另设一个约束，估计也可以，但没有尝试。。。
7 L3 l, }8 B2 ~+ t- Z1 t- l3 v1 k! L
其实这问题应该很常见，设置的不适合会报N多恐怖的DRC啊~!

zhuyt05

也许把器件引脚画个constraint area，另设一个约束，估计也可以，但没有尝试。。。
( W& O1 S$ ]7 I8 y4 P) ?8 H
9 L- [5 y- _7 X( W1 O0 x其实这问题应该很常见 ...
sy_lixiang 发表于 2010-3-26 16:32

. y4 Q) L# A6 x' q% Y

! |2 \1 ?! X9 Q3 V( E- v$ P    这个方法可行,偶就是这么做的

CAD_SI

Edit->Properties
Find:symbols
1 {3 x" W* x$ W$ C" N

sy_lixiang

楼上兄弟给加个属性，这个还没设置过，不太清楚是干什么用的。。。
" z0 ?, O- m6 Q# S/ Q
但看字面的意思是“元件内相同网络引脚不显示DRC”，是不是这个意思啊？

CAD_SI

设了之后封装内的PIN之间就不会报DRC了