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如何把“器件内的引脚间距”和“器件与器件的间距”设置成不同的值?

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1#
发表于 2010-3-25 16:19 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
比如:' G; X) ~% ]6 X( `% x: J
有一个器件封装,引脚间距0.95mm,中间间隙(Air Gap)0.35mm。
( ~, u4 H4 H9 Y4 w1 Z( @
9 R# }# k& x" I3 X: |设计规则中电源线与其它走线间距设为0.508mm,那这样报如图DRC错误。, B$ a5 g- k8 f" ^* f$ {4 @6 o
: u' u4 X$ x1 C4 u; T

7 p& ?" |2 |/ I7 b% Q. s. t: b* M% G
其中设置的Pin to Pin是应该是不仅包括了器件内部的引脚与引脚之间的距离,也包括了器件与器件之间引脚的距离(比如两个0805电阻之间引脚的距离),那我想器件与器件之间的引脚间距至少0.508mm,而不必理睬器件器件内部的引脚距离比0.508mm小,我该如何设置?0 v' R4 d5 L6 I9 Q, Y, ~

: `; _  y6 i- ~3 Q% n) \- D不知道大家明白我的问题没有?

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2#
 楼主| 发表于 2010-3-26 07:44 | 只看该作者
自己的问题自己解决。。。
% E, Z( N! \; H8 O/ \( t% h2 W
9 s2 Q& E6 l. v! X, R' K把pin to pin设小点儿算了。。。这可能是最方便的解决方法。。。

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3#
发表于 2010-3-26 13:31 | 只看该作者
自问自答,自娱自乐,很好很强大。
6 K1 J5 {; H# T另:Allegro中的DRC间距全部指的是Air Gap!

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4#
 楼主| 发表于 2010-3-26 16:32 | 只看该作者
也许把器件引脚画个constraint area,另设一个约束,估计也可以,但没有尝试。。。
$ q/ U) E* N( P7 y* w$ i4 b9 [1 w2 ^
其实这问题应该很常见,设置的不适合会报N多恐怖的DRC啊~!

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5#
发表于 2010-4-1 12:04 | 只看该作者
也许把器件引脚画个constraint area,另设一个约束,估计也可以,但没有尝试。。。
0 K; \" m! c+ @9 {1 Q  i' }/ K! M) b" `& U' H3 ~( r, p$ q
其实这问题应该很常见 ...
. t9 o& V8 Z/ a1 L( g6 R, F& rsy_lixiang 发表于 2010-3-26 16:32

0 o; S+ \0 E) {' l0 d3 P7 f2 J' y; N! Z. ?! x
! O2 o" M3 S- C" V& `6 c% u
    这个方法可行,偶就是这么做的

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6#
发表于 2010-4-2 00:28 | 只看该作者
Edit->Properties1 h) P1 {' k8 _; R& h" t9 h
Find:symbols
9 }+ t' a. ]2 n, m2 u; Z5 y4 h' a( X

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7#
 楼主| 发表于 2010-4-2 08:24 | 只看该作者
楼上兄弟给加个属性,这个还没设置过,不太清楚是干什么用的。。。
3 N5 d3 F6 v' [/ F
) b, ?3 t  i# u9 l但看字面的意思是“元件内相同网络引脚不显示DRC”,是不是这个意思啊?

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8#
发表于 2010-4-2 22:28 | 只看该作者
设了之后封装内的PIN之间就不会报DRC了
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