如何把“器件内的引脚间距”和“器件与器件的间距”设置成不同的值？

sy_lixiang

比如：
% ?2 X9 s- @" y4 n有一个器件封装，引脚间距0.95mm，中间间隙(Air Gap)0.35mm。

设计规则中电源线与其它走线间距设为0.508mm，那这样报如图DRC错误。
5 M" [3 E+ V: Z+ _, m0 Z; R8 G
/ B( s5 }, b0 T# ?
3 M$ k5 {9 i* `7 q, j* W! j/ y3 B# S8 L
其中设置的Pin to Pin是应该是不仅包括了器件内部的引脚与引脚之间的距离，也包括了器件与器件之间引脚的距离(比如两个0805电阻之间引脚的距离)，那我想器件与器件之间的引脚间距至少0.508mm，而不必理睬器件器件内部的引脚距离比0.508mm小，我该如何设置？

# I( |4 f; j$ H  o5 _9 N4 b不知道大家明白我的问题没有？

sy_lixiang

自己的问题自己解决。。。

* E; w6 x& d4 {把pin to pin设小点儿算了。。。这可能是最方便的解决方法。。。

zly8629481

自问自答，自娱自乐，很好很强大。
另：Allegro中的DRC间距全部指的是Air Gap！

sy_lixiang

也许把器件引脚画个constraint area，另设一个约束，估计也可以，但没有尝试。。。

! Q4 p2 z# @7 t. F其实这问题应该很常见，设置的不适合会报N多恐怖的DRC啊~!

zhuyt05

也许把器件引脚画个constraint area，另设一个约束，估计也可以，但没有尝试。。。

- r! K9 r; S/ n6 x+ _/ s# ^! A其实这问题应该很常见 ...
& W% A! ?! H. Y, Msy_lixiang 发表于 2010-3-26 16:32

/ z# M1 S. Y9 s0 y# W7 g    这个方法可行,偶就是这么做的

CAD_SI

Edit->Properties
Find:symbols

sy_lixiang

楼上兄弟给加个属性，这个还没设置过，不太清楚是干什么用的。。。

/ O) K! `) O, |' t但看字面的意思是“元件内相同网络引脚不显示DRC”，是不是这个意思啊？

CAD_SI

设了之后封装内的PIN之间就不会报DRC了