求助：DDR2-667的阻抗及线间距

jinxinyu

大家好。
* @9 u- P9 P8 V; A5 y8 d- q目前我在设计一个DDR2的PCB。
$ X) Z3 g% z( g+ L我的是一个DDR2 controler 外挂一片DDR2-667 的芯片。
我是一个四层板的设计。目前的问题是：
8 m) y) p! w) v& T# f+ i& j- u信号线我走的是5mil的宽度。阻抗可以做到53欧姆左右。但是由于空间有限。我的线与线之间的距离最小处只有5mil。大部分间距在5mil-8mil之间。这样的线间距对DDR2-667的线间串扰等会有多大的影响？
# i4 ?2 d3 J. x  b4 L% p如果我把线宽调整为4.5mil，线间距可以在5.5mil-8.5mil。串扰会小些。但是阻抗会在55欧姆左右。
5 z7 t; j; p- u0 q1 a以上两种设计，那种整体来说会更好一些呢？望高手指点。

jinxinyu

自己顶一个。

CAD_SI

单线阻抗也不一定非得控制，差分时钟控制到100欧就可以了
. {# J+ C4 q0 x) U' Q( w只带一片DDR2，走线应该不会太长，5mil线宽5mil线间距串扰也大不到哪里去
1 G) W+ p$ x; R1 }不过尽量加大线间距还是好的，最好走成带状线。

jinxinyu

恩。我最长的走线长度只有1220mil。我现在是组内等长控制在20mil左右。组间等长控制在300mil。所有的线都走在顶层。只有差分的时钟走在了底层。线宽5mil。线间距6mil。
9 y# d7 l( X* \/ M; h4 W  x不过我走了些蛇形线，本来是按照4.5的线宽走的，蛇形线间距按照3W原则走的。现在直接把4.5mil线宽改成了5mil。所以现在蛇形线的间距就不到3W了。这个会有多大的影响？

CAD_SI

蛇形线是对信号不利的，所以最好5W，但是对于DDR来说，3W或稍小一些都没有关系
蛇形线的信号延迟与同等长度的直线延迟相比会变小

xyy_zhong

数据线3W,地址线2W,CLK信号4W 就这样一般没的问题!阻抗掌握好一般FCC和CE没的问题.还有CPU和DDR下面的大电容要布局好以及地的完整性

沙漠之虹

区别不大，但是4.5mil会增加一些工艺难度，制程差的小厂可能做不来，所以你要先了解一下你们的制版厂家情况。

jinxinyu

谢谢各位指点！