冲激响应和脉冲响应产生长拖尾的物理原因是什么？

gordond · 发表于 2020-1-16 20:13

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请教，冲激响应和脉冲响应产生长拖尾的物理原因是什么？

gordond · 发表于 2020-1-16 20:14

为什么下降沿比上升沿拖尾更严重？

chenmouzhou · 发表于 2020-1-16 21:37

理想波形变成非理想波形，是因为通道带宽有限、对高频分量选择性衰减，导致上升、下降时间增加。
至于下降时间增加得更多、拖尾更严重，一个解释是：典型的CMOS开关就是这样的。

gordond · 发表于 2020-1-16 23:07

chenmouzhou 发表于 2020-1-16 21:37
3 @0 D% |) c. Q2 y7 [7 v$ @理想波形变成非理想波形，是因为通道带宽有限、对高频分量选择性衰减，导致上升、下降时间增加。
( Y6 ^+ G, }; R1 Q% q9 q至于下降 ...

图中的信号是在仿真软件里人为产生的，在进入通道前，波形是好的，没有失真，在经过通道后才失真，跟cmos没关系。

Kileo · 发表于 2020-1-17 08:18

Channel的模型是什么样的？cmos开关应该是上升沿更缓一些，因为pmos的开关时间比nmos的大。

mars_yang · 发表于 2020-1-17 08:53

学习了

gordond · 发表于 2020-1-17 10:26

Kileo 发表于 2020-1-17 08:18
0 { l" q/ z7 q, S+ F; UChannel的模型是什么样的？cmos开关应该是上升沿更缓一些，因为pmos的开关时间比nmos的大。

就是平常的serdes高速链路通道啊，比如损耗为20~30db的链路

chenmouzhou · 发表于 2020-1-17 10:30

gordond 发表于 2020-1-16 23:07
: s) o) M3 u/ v2 d/ `1 A图中的信号是在仿真软件里人为产生的，在进入通道前，波形是好的，没有失真，在经过通道后才失真，跟cmos ...

可能我搞错了（cmos应该是下降沿快于上升沿），但仿真软件要用到模型。
这个模型可能是简单的RC低通滤波，高频分量衰减掉了，边沿变缓了。
因为有能量的存储，下降沿变得更缓些。

chenmouzhou · 发表于 2020-1-17 10:31

Kileo 发表于 2020-1-17 08:18, U8 @% ~: T( l" T" ~
Channel的模型是什么样的？cmos开关应该是上升沿更缓一些，因为pmos的开关时间比nmos的大。

可能我搞错了（cmos应该是下降沿快于上升沿），但仿真软件要用到模型。
这个模型可能是简单的RC低通滤波，高频分量衰减掉了，边沿变缓了。
因为有能量的存储，下降沿变得更缓些。

chenmouzhou · 发表于 2020-1-17 10:37

本帖最后由 chenmouzhou 于 2020-1-17 10:38 编辑

gordond 发表于 2020-1-17 10:261 B5 X6 q2 R' L- z6 {
就是平常的serdes高速链路通道啊，比如损耗为20~30db的链路

从频域看，信道可以简化为一个低通滤波器(LPF)模型，有截止频率。

gordond · 发表于 2020-1-17 12:43

chenmouzhou 发表于 2020-1-17 10:31
6 @( V1 i) m- Y8 J5 F4 O7 r2 x可能我搞错了（cmos应该是下降沿快于上升沿），但仿真软件要用到模型。
5 u# L/ a+ V' }7 B5 O这个模型可能是简单的RC低通滤波 ...

因为有能量存储，下降沿更缓一些，这句话怎么理解？

chenmouzhou · 发表于 2020-1-17 13:59

本帖最后由 chenmouzhou 于 2020-1-17 14:09 编辑

gordond 发表于 2020-1-17 12:43$ P. O& z' C" O3 R- j4 L+ I' @
因为有能量存储，下降沿更缓一些，这句话怎么理解？

参考下网络图片，我是这样认为的：
上升时间R1*C1，下降时间(R1+信号源内阻)*C1，这样下降沿长些。

niuwa · 发表于 2020-1-19 11:36

这是个很好地问题。在某届design con会议上，有华为的人研究过类似的问题，但是依旧解答不了这个问题。坐等信号处理方面的大神解答

bingshuihuo · 发表于 2020-2-27 15:16

坐等大佬解释

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