TA的每日心情 | 怒
2019-11-26 15:20 |
|---|
签到天数: 1 天 [LV.1]初来乍到
|
EDA365欢迎您登录！
您需要 登录 才可以下载或查看，没有帐号？注册
x
高速全并行的AES加解密算法硬件实现3 `1 z% _+ q9 l# g
周轶男李曦' v( h& w0 j/ U% u4 z2 J# q2 W) G* H0 D
(中国科学技术大学计算机科学系，合肥230027 )) B, O. C% q: T$ Y2 F ]
摘要IPSec为了解决Internet安全问题，在IP层对信息提供了认证、加密等功能。协议中; a' z9 }8 z: h
强行实施的加密算法将由AES算法取代单DES算法，完全用软件实现IPSec的处理已不能
0 q& X) `9 r9 i. n( K适应当前不断提高的网络速度的要求。利用硬件实现IPSec 协议是必然趋势。本文在单片9 w7 x) U+ R7 v- H% @' W
FPGA.上实现了吞吐率为4.7Gbit/s全流水的、全并行的128bit 的AES加解密算法。在不增, T# x3 S" i( o0 ^, F5 K/ }8 G
加流水线级数的情况下，本文采用流水线时间借用技术实现s_ Box， 不仅使AES的加密和
) e0 q! H. l, M5 O脱密算法在单片上并行执行，同时还提高了系统性能。7 {: m8 H' I' `/ N. x# u4 Q
关键字先进加密标准、可编程门阵列、流水线、时间借用9 m# Q( N1 s5 x, l6 z
# g2 _) V7 b1 u4 b& i3 P2 Y* h9 c' n6 @( H
|
|
/1 
发表于 2020-1-8 10:52
收藏
淘帖
支持！
反对！