请教大神RMII 时钟和数据要等长吗？误差范围多大？

edada · 发表于 2019-12-31 18:10

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请教大神RMII 时钟和数据PCB布线要等长吗？等长误差范围多大？
晶振50M,同一个晶振分两路分别连到PHY和MAC。

流川枫 · 发表于 2020-1-1 12:40

RMII数据时钟为50Mhz，一个周期时间为20ns。根据6mil大致造成1ps延时，假定等长差了1000mil（25mm），造成的延迟大概是0.17ns。计算0.17ns/20ns = 0.85%，也就是说1000mil的长度差，其所造成的延迟时间不到传输周期的1%。虽然我没看过RMII具体对时序的要求，但是1%的差比较低，应是没问题的。
一般PHY芯片就那么大，不刻意做等长的话，长度差也不会超过1000mil吧。所以我觉得不用做等长。

這侽孓譙悴丶 · 发表于 2019-12-31 20:03

看layout guide是否有要求吧，有些公司会要求做，有些不做！

悬崖孤鸠 · 发表于 2020-1-1 17:00

我司要做等长，但是约束很宽松，500mil

LX0105 · 发表于 2020-1-13 13:47

mark 一下。

Dc2023061310a · 发表于 2024-5-17 16:27

我们公司只要求差分等长

Jamie_he2015 · 发表于 2024-5-17 16:32

大部分情况之下，相差也不会太大，不做也没啥问题

hongqi1029 · 发表于 2024-12-24 11:00

分析的有理有据，学习了

centem2015 · 发表于 2024-12-26 17:26

路过学习

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