【原创】Altera：A10 DDR3 IP核配置教程

明德扬FPGA科教 · 发表于 2019-12-19 10:08

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本帖最后由明德扬FPGA科教于 2019-12-19 10:21 编辑

【原创】Altera：A10 DDR3 IP核配置教程

作者：肖肖肖

本文为明德扬原创文章，转载请注明出处！

本次分享的是基于Altera的A10 DDR3的IP核配置具体操作。关于DDR IP核的接口配置，参考的是avalon-mm协议，想要了解更多关于avalon-mm协议，大家可以查看的相关资料。

一、新建工程

用Quartus 18版本新建一个工程，可命名为“A10_ddr3_test”（如下图所示）。

这里我们选择的芯片是：10AX027H4F34I3VG，大家可以根据自己的需要选择相应芯片，然后点击“Next”。（如下图①所示）

图①

检查看看生成的工程概况是否正确，没问题就点击“Finish”结束工程的建立（如下图所示）。

二、进入IP核配置界面

在Quartus的右边“IP Catalog”界面搜索栏里输入“mem”，快速搜索“Arria 10 External Memory InteRFaces”，双击进入IP核的配置（如下图所示）。

三、确定芯片型号

弹出的IP核配置界面如下，确定芯片型号没问题后点击“OK”：

四、配置IP核

在配置界面，“Memory Protocol” 选择“DDR3”；在“General”页面 “Clocks” “Memory clock frequency”配置DDR的速率为“400.0”MHz（如下图所示）。

在页面“Memory” “Topology”部分，根据硬件Datasheet手册来配置。

页面“FPGA I/O”选项中的“FPGA I/O Settings”，同样都是根据硬件Datasheet手册来设置，这里选择“1.5V（DDR3）”（如下图所示）。

在页面“Men Timing”选项下“Parameters dependent on Speed Bin”的部分也是根据硬件手册来设置，但比较繁琐，此时我们可以在右下角“Presets”界面找到相应的DDR3 IP核，然后点击“Apply”来自动配置参数，这里我们选择的IP核是“DDR3-1066E CL6 Component 1CS 2Gb （128Mb x16）”（如下图所示）。