DDR3的频率问题

LHT19891224

模板给的仿真的是533M  地址线上串联了56R的排阻  地址线不是做50 ohm的阻抗吗 ？  为什么还串联大于50 ohm的电阻？ 而且 不是DDR速度越高客户越喜欢吗？
( }( c  g: B+ Y& G3 ^5 J# R. q为什么这样做？

Kileo

LHT19891224 发表于 2019-12-5 09:42
9 m; l' o- I; x+ ~: t$ [! O0 u! H如果为了降低辐射有很多种方法 比如  1.加屏蔽罩  2.软件上做降频 等 没有必要再硬件上搞，如果我想频率 ...

1 x0 H/ D, o! p+ m( D加屏蔽罩不是增加硬件成本吗？加电阻也有可能是为了在各种测试中出现问题，在不改版的情况下有措施整改，至于为什么要加电阻，楼主可以问问BCM，他们的参考设计里有很多在地址线上加电阻的

LHT19891224

djadfas 发表于 2019-12-10 14:10
阻抗和电阻不是一个概念 串了56欧姆 应该是降低过冲 pcb阻抗还是可以做成50

: f- {2 r9 F) j8 u) A( C8 X知道。。。阻抗是电阻部分加上电抗部分的组成的 。。。 50 OHM的阻抗 跟射频的阻抗一个概念 实部加虚部  构成 50 ohm的阻抗
如果是这样的话，那实部已经有56R了，请问怎么做到 实部50 呢？
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LHT19891224

Kileo 发表于 2019-12-4 20:58
' z6 C" z/ ?1 ~& _2 M猜测地址线上串56R电阻是为了降低空间辐射，比较容易过RE测试。另外，地址线上串电阻会造成阻抗失配，信号 ...

如果为了降低辐射有很多种方法 比如  1.加屏蔽罩  2.软件上做降频 等 没有必要再硬件上搞，如果我想频率高点我还改硬件？该软件来的快。。。。
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canatto

图上标注提示按照最新AVL文件选择元器件。有可能排阻是零欧的。

hyz12888

按照规格书和硬件指南来
' i0 G* r: v; P, X

Kileo

猜测地址线上串56R电阻是为了降低空间辐射，比较容易过RE测试。另外，地址线上串电阻会造成阻抗失配，信号质量会下降，所以只能在低频下跑，如果跑高频，很可能timing过不了，仅供楼主参考

LHT19891224

canatto 发表于 2019-12-4 05:23
图上标注提示按照最新AVL文件选择元器件。有可能排阻是零欧的。

把排阻换成 0R，你敢做板 ？他的模板仿真说533稳定 ，如果要跑超过533m的，那就不敢用了|

LHT19891224

LHT19891224 发表于 2019-12-5 09:38
把排阻换成 0R，你敢做板 ？他的模板仿真说533稳定 ，如果要跑超过533m的，那就不敢用了|

串56R速度一定是上不去的。。

canatto

DDR2、DDR3 设计中常有因为成本、层数等限制、PCB设计做不到理想走线，作为补救备份措施，线路中可串联小值电阻，用增加传输线插入损耗的办法抑制特性阻抗失配时线路上发生的反射，往往可以免去PCB因相应原因而改版，缩短设计周期。一般常用阻值在10-33欧之间。

LHT19891224

canatto 发表于 2019-12-6 04:01
DDR2、DDR3 设计中常有因为成本、层数等限制、PCB设计做不到理想走线，作为补救备份措施，线路中可串联小值 ...

好的，谢谢大佬
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LHT19891224

LHT19891224 发表于 2019-12-5 09:42
如果为了降低辐射有很多种方法 比如  1.加屏蔽罩  2.软件上做降频 等 没有必要再硬件上搞，如果我想频率 ...

OOOOOO,谢谢！！！还是没有找到我想要的答案，你说的这些我知道、、、

cuihs

DDR3时序问题我也搞得很头痛 有没有深入资料学习一下

baiya1314

，，

Eleven1

谢谢分享

limuzi

学习