问一个关于从Capture生成Allegro的网表的问题

kxw102

5 `1 @9 [* ]9 v+ a* N& [
如题，小弟最近学习这个东西，画了一个层次图，如下面，第一个是顶级图，第二个是CS1的次级图，每次生成PCB网表的时候总是说1）ERROR:  [DRC0004]  
Possible pin type conflict
' v$ U: Q7 m8 g* m4 y) D: BOutN Output Port Connected to Power

- M: `# z3 `- a+ M6 v7 i2)ERROR:  [DRC0010]  Duplicate reference V1
还说我的两个V1相冲突了，但是这是两个层次图啊。。应该不会冲突才对阿

9 W- E# [. X3 n


: g* q+ [- R) i# [
) h1 L. x/ \' f& H/ [" h  b9 I& F7 F
; Y$ u- q- H: `) k
9 j2 q. W& R: @/ z# j  M
  ]3 b: o  w; V5 o/ e( {4 Y$ D顶级图和次级图可以优先同的Reference吗？可以相同的网络吗？

kxw102

不知道大家有没有看懂这个问题，谢谢大家的回复。
3 Y7 h5 q5 M7 \) v% s我的意思就是在层次设计图中，顶级和次级都有相同的Reference可以吗？如果不可以那我该怎么改呢？不用手动一个一个改吧？