问一个关于从Capture生成Allegro的网表的问题

kxw102

' F; U. }. Z1 V  h* I
如题，小弟最近学习这个东西，画了一个层次图，如下面，第一个是顶级图，第二个是CS1的次级图，每次生成PCB网表的时候总是说1）ERROR:  [DRC0004]  
& d# a( V4 i3 NPossible pin type conflict
OutN Output Port Connected to Power
" B6 `4 U% A& t: J) x( W% w
2)ERROR:  [DRC0010]  Duplicate reference V1
还说我的两个V1相冲突了，但是这是两个层次图啊。。应该不会冲突才对阿

' f  k5 ^+ Z$ W0 G9 t
2 g$ m5 h' o2 v" V6 e9 t1 m

! m5 R$ ]3 y; M* O
. M7 ]% c# f5 B1 B9 [


顶级图和次级图可以优先同的Reference吗？可以相同的网络吗？

kxw102

不知道大家有没有看懂这个问题，谢谢大家的回复。
0 K" X" W( ]  R我的意思就是在层次设计图中，顶级和次级都有相同的Reference可以吗？如果不可以那我该怎么改呢？不用手动一个一个改吧？