问一个关于从Capture生成Allegro的网表的问题

kxw102

8 ^6 u7 p7 l( I" B
3 @# Q5 S' }, }* W4 y$ ^如题，小弟最近学习这个东西，画了一个层次图，如下面，第一个是顶级图，第二个是CS1的次级图，每次生成PCB网表的时候总是说1）ERROR:  [DRC0004]  
Possible pin type conflict
) d0 _& t3 S* v3 AOutN Output Port Connected to Power
& F" p! a/ s" h/ [
) S8 o) B7 C+ J% A( g2 h2)ERROR:  [DRC0010]  Duplicate reference V1
2 k. \1 n" R% S' L# f4 ?还说我的两个V1相冲突了，但是这是两个层次图啊。。应该不会冲突才对阿
# m8 t1 m5 `+ m4 J+ z


% B1 K; a- a" O- a6 X- N3 m
( z" L/ }( {5 O' }3 t1 Z5 n
! l; g1 F+ o+ V; ?
* M0 l# P- R" l5 {+ f. ~/ ]9 C

, m5 i' A1 _! O3 |5 H顶级图和次级图可以优先同的Reference吗？可以相同的网络吗？

kxw102

不知道大家有没有看懂这个问题，谢谢大家的回复。
我的意思就是在层次设计图中，顶级和次级都有相同的Reference可以吗？如果不可以那我该怎么改呢？不用手动一个一个改吧？