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本帖最后由 hdjun 于 2009-8-12 00:10 编辑 - m/ d o8 |8 C b/ M% a4 z; S- }; \
; |1 ^9 R1 ~! G, [% |$ I/ [' \" C最近画板子，发现一个很奇怪的问题：allegro 在处理via 打在 pin 上的（如PCB背面滤波电容的pin)而没有用cline 将pin和via连接的情况下，是否会报Unconnect net 错误。我一直的理解都是一定会报Unconnect net 错误的。同样的板子我之前就做过一次unconnet pin检查，并将所有pin 和via 等没连接到pin 中心或者via 中心的cline 都删除重新连接过了，也就一直没有再报unconnet net 错误。最近要投版了，发现仍然有很多via 打在pin 上的 没有用cline 连接的pin 。反而这时候不报unconnet net 错了，甚至将一些有cline 连接via-pin 的地方的cline 删除（当然这些via和pin是接触的），也没有飞线出现。好奇怪啊。这是ALLEGRO 的bug 吗？？？？还是哪里有设置呢。更为奇怪的是，更新padstack后就有unconnet net了。。。奇怪。。。。. S5 s* a/ z# v' l. e
% P4 _# i1 [) Y/ k
0 V3 q7 x/ l; ^
LISTING: 1 element(s)6 ?5 c( |9 D$ ~8 y$ }# L
< DRC ERROR > ) z( _; x3 U1 k
Class: DRC ERROR CLASS# C* i7 G# Z+ p* r0 I: m( O
Subclass: BOTTOM
6 ~1 M+ N& [" C9 o5 L" Q Origin xy: (185.00 6666.93)
# N+ i9 }. l4 {* e r% ]4 s; H Constraint: Soldermask to Shape Spacing( U* t9 i w! k% v: K7 c* I
Constraint Set: NONE0 K4 Q0 Y9 g# o" @- U9 O
Constraint Type: LAYOUT
1 f. t- r/ q6 q; y* L Constraint value: 0 MIL
- Z2 `; d8 f! f Actual value: -135 MIL- k& K- l+ d) R6 _
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( g6 | s7 X, Q Element type: SHAPE
. y* K6 \9 V' \% t# L3 d Class: ETCH
& x6 L$ u) J: ]- l, `- b. R- P Subclass: BOTTOM
@/ G& ]" m9 [# x Part of Net Name: N00850) i: J" W; ?2 Q' {2 W' g/ o
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' x" p+ K2 ~- ^5 b Element type: SYMBOL PIN
# E0 }0 o' G+ O/ G1 |. e Class: PIN& _7 ~6 m7 M- _% y% F& @
PIN: J6.10 p! F+ P/ j5 E1 w" Z
pinuse: UNSPEC4 Q1 E8 {$ Z6 L- F9 a% V$ a
location-xy: (250.00 6666.93)
' s) v- G% x" Y& ?* U! ]9 D1 s part of net name: -12V
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发表于 2009-8-11 23:55
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