TA的每日心情 | 开心
2019-11-20 15:00 |
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R- Y' d' v1 E+ Z0 {% w3 V5 I+ a$ {, x4 f& p- C+ d
1 概述
5 I- N; Q R0 e! Y7 ^* G+ f& b
, ^+ G/ C' X5 N; Q 在基于FPGA的SOC设计中,常使用串口作为通信接口,但直接用FPGA进行串口通信数据的处理是比较繁杂的,特别是直接使用FPGA进行串口通信的协议的解释和数据打包等处理,将会消耗大量的FPGA硬件资源。' E! V# t$ n9 C- c7 Z+ ]* H
2 q7 _- Y' W) G/ c7 ]; a
为简化设计,降低硬件资源开销,可以在FPGA中利用IP核实现的嵌入式微处理器来对串口数据进行处理。7 W' Q3 Q) f8 P0 G* ~1 q [
0 e0 L/ j% \$ f 本文中的设计采用了Xilinx的FPGA,可选用的嵌入式微处理器IP核种类繁多,但基于对硬件资源开销最少的考虑,最终选用了Picoblaze。
) k2 O- f+ y$ N2 N' r. ]4 D% _2 m6 w# m
嵌入式微处理器PicoBlaze适用于Spartan-II/E、CoolRunner-II和Virtex系列FPGA,运行速度可达到40MIPS以上,提供49个不同的指令,16个寄存器,256个地址端口,1个可屏蔽的中断。其性能超过了传统的8bit微处理器。嵌入式微处理器Picoblaze的功能、原理见参考文献[1]。
# j, L4 s: @# S0 Y W, ^) N; |( u+ W3 { q: ]8 v5 o
Picoblaze使用灵活,但其缺点是可寻址的存储空间非常有限,因此为满足实际需要本文同时也提出了使用片外SDRAM器件对其存储能力进行扩展的设计方法。+ X+ W& P3 d2 f: b0 R; J+ }$ x
0 W |0 q# p* C
2 串口收发接口设计
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& K5 e2 v/ F$ D- p. Y+ v1 L) v# m0 w/ Y- e( q0 J
2.1串口收发接口硬件设计
" W! f; K+ y3 P) E4 L
1 M0 U! n* s2 e! V! J/ h+ H6 u 嵌入式微处理器PicoBlaze本身并不具备串行接口,因此必须在FPGA中设计串口接收和发送模块并通过总线结构与Picoblaze连接。
) [0 D$ O! a3 D' r8 c6 O7 w* r0 q+ |# c* }
串口接收和发送模块的设计可采用成熟的IP核。实际设计中采用了XLINX的串口收发IP核,其特点是串口波特率,符号规则都可以灵活地定制,同时具有16字节的接收FIFO和16字节的发送FIFO。串口收发IP核的功能、原理见参考文献[2]。
6 E, @" L9 s1 ?8 ~4 V" c+ X0 o, U, v$ ?
, h: X) n- d# d' L- c! s( ? 使用Picoblaze和串口收发IP核构成的串口收发系统结构见图1。) g% k$ | x# N$ |+ o1 Q% `
2 n O* @/ l F' X
4 s% L) h2 ^2 f
在设计中,发送模块、接收模块和标志寄存器分别有不同的地址,Picoblaze通过地址端口对串口收发模块进行访问。设计中的标志寄存器,可用于指示发送模块和接收模块中FIFO的状态,Picoblaze通过查询标志寄存器来完成对串口数据的收发控制。6 ]) H D$ G; M
3 z0 H' [7 W3 `8 J$ P z 2.2串口收发接口软件设计
7 n- J5 R6 G5 n
: p9 K9 }1 e% O3 ]/ Q 串口发送、接收子程序
0 ^; z" ~0 C3 V: S2 x( k; p+ i9 o2 }, G( \9 j
Picoblaze通过对标志寄存器的查询,根据FIFO的状态进行操作。串口发送和接收子程序流程见图2。 X' l3 }7 D' Z/ h
* d# ^/ k+ F" O2 s5 d3 w$ ^ Picoblaze的编程,类似于汇编语言。' D3 k0 O6 J9 N' L4 o
$ j+ q7 A8 y" A( s1 m6 t 串口发送子程序代码如下:" R: p+ _# N' D" |. J6 K* O/ j
$ o0 ?# b( R, C. b& | (1)串口接收子程序
8 u% A, Q- h5 H1 N
% A) Y* ~, Y! `, U8 D, |" L" l9 g receive:( L: Z- |2 o0 P9 T" A% ]/ L; @
&nBSP; INPUT s0,UARTrxflag ;查询接收FIFO是否非空
% V6 l0 t+ E6 S: W+ x: G AND s0,01
4 [$ A; Y3 T5 N& w. Q2 c AND s0,s0$ N3 J8 v' I& g! m8 A+ l
JUMP Z,receive ;若FIFO为空时继续查询( w( K( h* `5 I, Q
INPUT rxdata,uartrx ;若FIFO非空时读取数据- i" ~" s! A8 P" J$ v6 u
return
' Q! B" L6 ]3 r1 L' p: w5 u0 H* M: K# } Z( W
(2)串口接收子程序* X8 y* } A/ a, e7 Y( v- t& d
8 j. p1 L& C, v- z+ I
translate: X! i1 G6 }- C/ d
INPUT s0,uarttxflag ;查询发送FIFO是否为空# d/ [7 l3 e4 M
AND s0,01
4 w5 v# D1 R4 e/ o: x( m$ q AND s0,s00 C) L) R4 B/ J5 N' X
JUMP NZ,translate ;若发送FIFO非空时继续查询
8 [7 j1 z/ Q. f$ W2 \ OUTPUTtxdata,uarttx ;若发送FIFO为空时写入数据7 M: f- V& B- |. e. u8 j/ j
RETURN c4 Z, t* b) ^/ ]0 R% t
3 B6 k) ?3 s/ b' o& w. Z6 X& w
协议处理子程序
' F5 p+ e1 d: P7 z( w
* m# Q. i( M6 ]- h; \7 [3 W9 w) \- d 本文应用中的串口通信,采用应答机制,数据具有一定的帧结构,Picoblaze需要对命令帧进行拆包处理,并根据帧的内容进行相应的操作,然后发送响应帧。( l+ f) `( h/ e
) L! {+ d6 s3 ?' k% W+ g+ t表1 通信数据的命令帧结构3 C* B' f \0 g8 R1 y
# o: o$ w% j5 j6 b$ z% f+ f5 w6 T; n
表2 通信数据的响应帧结构
) T8 ]6 ~! U6 u
5 A5 Q, a9 |# t4 f( M/ t7 s4 q" K根据帧格式,Picoblaze对串口数据的处理流程见图3。2 Q$ f' |5 w6 R b& `5 u
# U5 [+ T4 M+ Z4 C3 ]
/ H6 S" D1 y5 U S2 d5 O
8 M6 u, M+ C( l5 V6 k; V$ q: b 以上的Picoblaze程序流程所处理的数据帧结构是较为简单的,当需要处理复杂的通信协议时可以考虑采用多个Picoblaze并行处理。/ x! S. I+ m3 I' y" Z9 x5 o1 H
; w+ P0 F8 `! T ^* C0 y/ b
3 存储器接口设计
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9 f6 v* g7 v; I; {2 Z* x Picoblaze的优点是资源占用少,使用灵活,但可寻址的地址空间最多为256字节,无法满足对大量通信数据进行存储的需要。因此本文中采用了SDRAM器件来对Picoblaze的存储能力进行扩展。/ e4 m6 v! p% Y2 K$ I5 x1 G2 S
5 S9 {& p) k+ z* x$ @
SDRAM器件的管脚分为控制信号、地址和数据三类。通常一个SDRAM中包含几个BANK,每个BANK的存储单元是按行和列寻址的。SDRAM的具体特性见参考文献[3]。! _% N6 a* B1 w
% Z0 [2 u7 \3 X" W \9 k0 O+ s$ X, c
SDRAM在使用时需要专用的控制器来产生满足SDRAM所需的信号。FPGA中SDRAM控制器也有多种IP核可以选用。出于对设计通用性的考虑,本文中采用了一款ALTEra提供的SDRAM控制器IP核,并增加了必要的设计以满足与Picoblaze的接口要求。SDRAM控制器IP核的功能、原理见参考文献[4]。
! v# f- U# \' y- \% W N% R a& B5 u+ C' S5 u
对Picoblaze与SDRAM控制器的接口设计有以下几个出发点:+ k# U* T0 {1 ^* w7 {5 }
, `8 S0 ~2 b% Z" N
& B7 a- a8 W4 | A5 S! b
总线匹配
/ {) A0 Y; ?* ^) _6 K: z- a) ?
" {% h: r6 F4 P# f Picoblaze为8位处理器,数据线仅8bit,而SDRAM控制器总线宽度与SDRAM相同,可以为8、16或32bit。因此对于SDRAM控制器的数据Picoblaze必须以字节为单位进行处理。
. V* W) s0 z" f' \7 ]9 c! |
" R* d; J- G3 B) H8 b8 h/ {! J" g 地址控制3 U" Q' s$ r) f8 q& j& E
, h9 b1 R# X ]
Picoblaze地址线仅8位,无法直接对SDRAM进行寻址。因此Picoblaze对SDRAM的寻址可借鉴先入先出存储器FIFO的设计,即设计专门的地址计数器,通过地址计数器实现对SDRAM的寻址。
x" q8 ], J* u1 X5 D0 u0 t) p q$ C
时序匹配
( z( k( C2 p! \. s; D4 h: W# S! k, i; E8 V
Picoblaze的运行速度不超过40MHz,而SDRAM的工作速度通常大于100MHz。因此为了满足SDRAM的时序要求,要增加必要的缓冲机制。
( s7 O; b0 A" Q# E. y3 x! X! E* e) R K) z; m
3.1存储器接口硬件设计
. y' H. Z: v0 k5 a! O
; T n `, K5 g- f! }; F Picoblaze与SDRAM存储器接口的硬件原理框图见图4。
/ j% o* _1 m4 C$ J) a0 J0 S( u, ]- r/ [( P$ P. p
0 I% |& z+ _9 i) `! I% h5 g8 Q6 N
+ N8 m! y/ ]# u. @( W' D. j1 w" c2 Z 控制状态机控制的地址计数器为SDRAM控制器提供地址,同时控制状态机还控制输入数据缓冲区和输出数据缓冲区,并且根据Picoblaze的地址端口数据和读/写使能信号产生SDRAM控制器的命令字。
! o( `: d) N: Q w; w$ j X8 ?" ~$ ^5 P' T9 s
(1)SDRAM初始化
5 R; g1 m2 v6 ~( f, j5 O2 L% ~ S& a' e4 i3 c$ {
每次加电或复位后控制状
b" t2 L( l9 Q8 Y. a% ^态机执行对SDRAM控制器的初始化操作,设置SDRAM的时间参数和刷新周期等。* d& V) C2 d) D, M* A; S) z7 J: u
, V0 T) ]* m* W( l9 ~ (2)数据写入SDRAM& [9 }: J; l( a" i9 h
9 D" @- K3 [- D8 m
输出数据缓冲区由16×8bit的FIFO构成,当Picoblaze向输出数据缓冲区写入超过8个字节后,通过“半满”信号使控制状态机进入SDRAM的长度为8的突发写模式,在写入完成后控制状态机将地址计数器增加8,以准备好下一次的写入。
/ Q- f8 Q1 F; I6 G- d
2 o- A9 o- s: s( h/ Z. D4 l (3)数据读取
6 {4 s0 a9 }+ f. D4 l0 y9 Y# S6 g8 u
数据读取时Picoblaze首先向控制状态机发送读取请求,控制状态机进入SDRAM的长度为1的突发读模式,并将读取的数据写入输入数据缓冲区,此后Picoblaze再由输入数据缓冲区中读取数据。在读取后,地址计数器做相应的增加,以实现先入先出功能。 `& x, _8 F/ |) ^4 f* A) U
9 b" w: I& z! ^+ S* q" N R# `% s 以上的设计方法适用于需要数据连续写入后再连续读取的场合。) m! x0 ? k5 z- Y. `* h
$ Y$ \ R- N( g% F1 e8 C 控制状态机状态图见图5。
" i! p7 x( D& X# U, l: E
6 \9 P' F0 [% w+ _' s+ K! u4 P$ L* l
3.2存储器接口软件设计
5 q6 F1 z! W# k+ V" d. Q3 l2 E7 |& e9 Q' t, V; X/ P9 D0 c4 H
由于在SDRAM控制器与Picoblaze之间增加了控制状态机,简化了Picoblaze的程序设计。
6 r; [4 K, ~6 r% R3 s: [+ _+ V# V, [( _4 {7 T5 F( [+ ?. M! o
(1)数据写入
5 O& s0 e- X% s) s p. V# m& Q& h9 W1 ` s# J a
数据写入时Picoblaze向输出数据缓冲区直接写入数据即可。
- @- B/ U: f! `# z* R
9 e- w) [6 W9 Q5 G6 |8 Q2 ^% [ (2)数据读取! x/ D5 d4 {9 {( o) E
0 l) I% W4 w+ ], h# ~8 T$ H+ \% E
数据读取时Picoblaze首先向控制状态机发出请求,然后等待输入数据缓冲区的数据准备就续后再读取。
. z, ~( s) M1 X* y" l
5 h# ]* B7 Y; p 4 结论0 y% I1 g3 q/ _8 ~
; F8 z' d* W" t4 D! A 本文在XILINX FPGA中采用嵌入式处理器Picoblaze进行SOC设计,以较少的硬件资源实现了对串口通信数据的处理,同时采用SDRAM器件对Picoblaze的存储能力进行扩展。所采用的设计已应用于多个产品中。经过了长期的使用和测试证明文中的设计方法稳定、可靠,并且具有资源占用少,设计灵活的优点。
) r5 ^, z2 V4 R9 [5 z6 S$ U, u$ Z0 R E: K2 F+ N
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发表于 2019-10-28 07:00
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