看看，基于FPGA的SOC系统中的串口优质设计

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看看，基于FPGA的SOC系统中的串口优质设计

# d4 S* m, d5 a* F: W6 N
  q* M: R7 u7 S" q% N$ o$ v
. |5 m6 V! A" F3 z, o; E) c7 l1　概述
9 K! M+ `* `! x1 z/ s
5 `3 O( G1 K0 Z2 P& [5 s) ~6 Z  P　　在基于FPGA的SOC设计中,常使用串口作为通信接口,但直接用FPGA进行串口通信数据的处理是比较繁杂的,特别是直接使用FPGA进行串口通信的协议的解释和数据打包等处理,将会消耗大量的FPGA硬件资源。
0 ^1 p" G/ v  L& w3 l
2 |  z9 s$ u8 e9 r　　为简化设计,降低硬件资源开销,可以在FPGA中利用IP核实现的嵌入式微处理器来对串口数据进行处理。
) ~( j7 y' Y9 `: r; T  p
+ n' j  k& S' L' g, x　　本文中的设计采用了Xilinx的FPGA,可选用的嵌入式微处理器IP核种类繁多,但基于对硬件资源开销最少的考虑,最终选用了Picoblaze。
3 e5 `# V7 s+ @8 Q' L! B( J
  K7 L& j* j" o  G3 G( X4 t4 x+ d6 G　　嵌入式微处理器PicoBlaze适用于Spartan-II/E、CoolRunner-II和Virtex系列FPGA,运行速度可达到40MIPS以上,提供49个不同的指令,16个寄存器,256个地址端口,1个可屏蔽的中断。其性能超过了传统的8bit微处理器。嵌入式微处理器Picoblaze的功能、原理见参考文献[1]。

' P+ H/ y0 ^8 y8 T% c& u0 |. c　　Picoblaze使用灵活,但其缺点是可寻址的存储空间非常有限,因此为满足实际需要本文同时也提出了使用片外SDRAM器件对其存储能力进行扩展的设计方法。

　　2　串口收发接口设计


9 Q5 u% i9 P% [7 j　　2.1串口收发接口硬件设计
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5 z9 R8 l# S. F2 z　　嵌入式微处理器PicoBlaze本身并不具备串行接口,因此必须在FPGA中设计串口接收和发送模块并通过总线结构与Picoblaze连接。
2 a# {5 z) W: a( {
　　串口接收和发送模块的设计可采用成熟的IP核。实际设计中采用了XLINX的串口收发IP核,其特点是串口波特率,符号规则都可以灵活地定制,同时具有16字节的接收FIFO和16字节的发送FIFO。串口收发IP核的功能、原理见参考文献[2]。

　　使用Picoblaze和串口收发IP核构成的串口收发系统结构见图1。
' @8 p" @- {+ Y! k, C
  ]; |3 a( G8 l5 h
在设计中,发送模块、接收模块和标志寄存器分别有不同的地址,Picoblaze通过地址端口对串口收发模块进行访问。设计中的标志寄存器,可用于指示发送模块和接收模块中FIFO的状态,Picoblaze通过查询标志寄存器来完成对串口数据的收发控制。
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　　2.2串口收发接口软件设计
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　　串口发送、接收子程序

- e# S: C: s6 J! e7 K1 P, p$ `: p7 b　　Picoblaze通过对标志寄存器的查询,根据FIFO的状态进行操作。串口发送和接收子程序流程见图2。
% D; s3 ~0 |9 U! H8 U
　Picoblaze的编程,类似于汇编语言。
7 w, Y; R7 L, T8 V# o9 i$ t8 M- }
　　串口发送子程序代码如下:

3 K9 m' I6 c; @( T% Q- h' Y　　(1)串口接收子程序
8 W' T: I& T# h+ M' X
/ y) s5 F4 l4 H* ~" S9 s; Q　　receive:
&nBSP; INPUT s0,UARTrxflag　;查询接收FIFO是否非空
  AND s0,01
3 g5 x( d+ B0 q% Y! F  AND s0,s0
  JUMP Z,receive　;若FIFO为空时继续查询
  INPUT rxdata,uartrx　;若FIFO非空时读取数据
. Y  {+ Y8 d; g; \( }& b  return

　　(2)串口接收子程序
3 N9 G/ t" h3 f9 |. F
$ R' G$ r- d$ }　　translate:
  INPUT s0,uarttxflag　;查询发送FIFO是否为空
& D9 W$ R# o! k  AND s0,01
/ \* y+ {8 Y+ t" k  AND s0,s0
  JUMP NZ,translate　;若发送FIFO非空时继续查询
  OUTPUTtxdata,uarttx　;若发送FIFO为空时写入数据
  RETURN

4 e  d6 z; M& v% C　　协议处理子程序

　　本文应用中的串口通信,采用应答机制,数据具有一定的帧结构,Picoblaze需要对命令帧进行拆包处理,并根据帧的内容进行相应的操作,然后发送响应帧。

9 d7 U/ z, u6 |0 H0 k% C/ ^! z, I表1　通信数据的命令帧结构
( G/ t. X/ a3 K3 v( r
' F- Q; z' T8 v$ _, ?7 L7 o: ^5 H! S表2　通信数据的响应帧结构

根据帧格式,Picoblaze对串口数据的处理流程见图3。


( n1 H% m/ [& W/ [/ [
　　以上的Picoblaze程序流程所处理的数据帧结构是较为简单的,当需要处理复杂的通信协议时可以考虑采用多个Picoblaze并行处理。
" B" u* V, ^3 `! B9 e/ L  u. ]
　　3　存储器接口设计
0 B& R, O' m3 `: P7 A8 y# m
+ s: R3 s3 N9 a) V! F　　Picoblaze的优点是资源占用少,使用灵活,但可寻址的地址空间最多为256字节,无法满足对大量通信数据进行存储的需要。因此本文中采用了SDRAM器件来对Picoblaze的存储能力进行扩展。

# Y: j0 N, A% t- k: h　　SDRAM器件的管脚分为控制信号、地址和数据三类。通常一个SDRAM中包含几个BANK,每个BANK的存储单元是按行和列寻址的。SDRAM的具体特性见参考文献[3]。

    SDRAM在使用时需要专用的控制器来产生满足SDRAM所需的信号。FPGA中SDRAM控制器也有多种IP核可以选用。出于对设计通用性的考虑,本文中采用了一款ALTEra提供的SDRAM控制器IP核,并增加了必要的设计以满足与Picoblaze的接口要求。SDRAM控制器IP核的功能、原理见参考文献[4]。

% ?* ~- |0 P) S& S. K0 r　　对Picoblaze与SDRAM控制器的接口设计有以下几个出发点:
6 l/ W8 ~7 M6 c8 l. p8 \3 v
6 i- c. T% E8 t
) h0 n8 v% D3 `4 g　　总线匹配

2 O6 l6 ?; q% K! M　　Picoblaze为8位处理器,数据线仅8bit,而SDRAM控制器总线宽度与SDRAM相同,可以为8、16或32bit。因此对于SDRAM控制器的数据Picoblaze必须以字节为单位进行处理。

' N! o# v' b, l6 ?# ~9 i3 N　　地址控制
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　　Picoblaze地址线仅8位,无法直接对SDRAM进行寻址。因此Picoblaze对SDRAM的寻址可借鉴先入先出存储器FIFO的设计,即设计专门的地址计数器,通过地址计数器实现对SDRAM的寻址。
  ]. D6 n: A6 v+ O
　　时序匹配
: h0 J+ ]! v; E. J" z
8 X8 p: x1 b1 Z3 C* h- |5 k8 E2 `　　Picoblaze的运行速度不超过40MHz,而SDRAM的工作速度通常大于100MHz。因此为了满足SDRAM的时序要求,要增加必要的缓冲机制。
3 i  ?- }2 S: `& E; E( L
　　3.1存储器接口硬件设计

　　Picoblaze与SDRAM存储器接口的硬件原理框图见图4。
& N& d& A( j% l1 @  x" R
9 d3 l9 ^9 c2 P0 v2 w1 s1 M

　　控制状态机控制的地址计数器为SDRAM控制器提供地址,同时控制状态机还控制输入数据缓冲区和输出数据缓冲区,并且根据Picoblaze的地址端口数据和读/写使能信号产生SDRAM控制器的命令字。

　　(1)SDRAM初始化

　　每次加电或复位后控制状  
态机执行对SDRAM控制器的初始化操作,设置SDRAM的时间参数和刷新周期等。

6 j8 n5 [' R8 S! z" `1 f　　(2)数据写入SDRAM
+ T: B* _# }" T
　　输出数据缓冲区由16×8bit的FIFO构成,当Picoblaze向输出数据缓冲区写入超过8个字节后,通过“半满”信号使控制状态机进入SDRAM的长度为8的突发写模式,在写入完成后控制状态机将地址计数器增加8,以准备好下一次的写入。

　　(3)数据读取

. F. n/ `; I* E　　数据读取时Picoblaze首先向控制状态机发送读取请求,控制状态机进入SDRAM的长度为1的突发读模式,并将读取的数据写入输入数据缓冲区,此后Picoblaze再由输入数据缓冲区中读取数据。在读取后,地址计数器做相应的增加,以实现先入先出功能。

3 i3 h7 }: p* T  ^: S% w7 P　　以上的设计方法适用于需要数据连续写入后再连续读取的场合。
1 d0 x2 r0 P; E
' L8 F* @$ G$ A6 v- d　　控制状态机状态图见图5。
; B$ l1 f: V+ @( V; t; G' T
5 m% D# s( C1 H: M" _1 n3.2存储器接口软件设计
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5 R  b& [4 M' \, L" ?　　由于在SDRAM控制器与Picoblaze之间增加了控制状态机,简化了Picoblaze的程序设计。
- Z, l8 Q2 b( M6 i, h
) l7 H# B3 \( k6 M9 {4 H9 V　　(1)数据写入

　　数据写入时Picoblaze向输出数据缓冲区直接写入数据即可。

9 c9 |' Y( ]2 o/ {; r0 A. P  }% u　　(2)数据读取
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　　数据读取时Picoblaze首先向控制状态机发出请求,然后等待输入数据缓冲区的数据准备就续后再读取。

　　4　结论
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2 \0 X' n% T3 K0 S  F　　本文在XILINX FPGA中采用嵌入式处理器Picoblaze进行SOC设计,以较少的硬件资源实现了对串口通信数据的处理,同时采用SDRAM器件对Picoblaze的存储能力进行扩展。所采用的设计已应用于多个产品中。经过了长期的使用和测试证明文中的设计方法稳定、可靠,并且具有资源占用少,设计灵活的优点。
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