ALLEGRO 16.2 画封装无法设置Silkscreen_top线宽？

whb3103536 · 发表于 2009-7-14 00:02

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如题！
初学allegro 16.2 发现这个问题！看视频教程里面可以设置Silkscreen_top的线宽（教程版本：cadence 15.7 ）。不知哪位知道?是不是16.2里面不可以设置？或设置在别的地方？

whb3103536 · 发表于 2009-7-14 00:06

噢明白了！选LINE就可以设置宽度了！rectangle没有办法设置。这一点和POWERPCB有点点不同，呵呵

cqnorman · 发表于 2009-7-14 00:10

正解！出Gerber的时候设置Undefine 0 line width就OK了！

whb3103536 · 发表于 2009-7-14 00:43

还有一个问题：
做封装的时候，焊盘都放置好了，接下来就是：
1、画元件限制区域，15.7选的是Place_Bound_Top，而16.2里面没有这个只有Place_Grid_Top。请问这两个是否是一样的？，还有就是在做封装的时候一定要画Place_Bound_Top（Place_Grid_Top）区域吗？PADS里面没有要求。
2、画Silkscreen_Top这个明白。
3、画安装区域Assembly_Detail(16.2)与Assembly_Top(15.7)有什么区别？16.2中没有Assembly_Top只有Assembly_Detail，还有就是在做封装的时候一定要画这个吗？PADS中这点也没有要求！
4、在添加RefDes时分别要在Silkscreen_Top和Assembly_Top(Assembly_Detail)加上，Assembly_Top的RefDes一定要加吗？

whb3103536 · 发表于 2009-7-14 00:45

刚学ALLEGRO问题有点菜！

还请大家热心帮忙！谢谢！

btgcht · 发表于 2009-7-14 08:52

1、16.2是有Place_Bound_Top的。在package geometry里。可以不做，软件会默认加一个。默认是最大的一圈。

whb3103536 · 发表于 2009-7-14 09:26

谢谢btgcht昨天晚上没有选package geometry！

foxconnwj · 发表于 2009-7-15 09:08

我用的16.2都有place_bound_top和Assembly_top啊

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