DDR2或DDR3布线问题

xuzhiping

大家好 我现在使用软件画一款ATOM凌动处理器的主板，问一个比较菜鸟的问题以前没有画过高速板。DDR2或DDR3布线时是不是所有的线
1 x' ?9 X* g% M3 U; l2 C1 l（DQ[0:31]  ADDR[0:15]  DM[0:3]  DQS[0:3] CKP CKN CKE CS ODT RAS CAS WE BA[0:2]）都要等长? 谢谢各位了

hunanwuxi

呵呵
没做过你也敢做啊
看看INTEL的资料吧
& {* k* b6 K4 n  |分组与CLK匹配的
DATA有八组线才对啊

vikingrex

这些信号线都有等长要求。
CMD、ADDR用clk锁存，所以它们之间要匹配，等长就可以；DQ、DM用DQS锁存，它们之间进行匹配，也要求等长，并且数据信号分组，组内等长要求和组间有差别；
另外需要注意分割，拓扑，端接，间距对信号完整性的影响。
5 O; U3 z) V2 X  F! J
* G* L, o/ M7 z（ddr3不知道。。。）

haip

MENLOW 不是DDR3吧？？