基于FPGA的新的DDS+PLL时钟发生器

A-Lin

基于FPGA的新的DDS+PLL时钟发生器

摘要: 针对直接数字频率合成 ( DDS) 和集成锁相环 ( PLL) 技术的特性, 提出了一种新的 DDS激励 PLL系 统频率合成时钟发生器方案。且 DDS避免正弦查找表, 即避免使用 rom , 采用滤波的方法得到正弦波。
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8 d/ `% b5 n, a$ R6 L/ D& B: S/ Q高性能合成频率广泛应用在现代通信、雷达和 电子测量等技术领域中。频率合成方法主要有 3 种:
3 }. r2 P8 f; X(1)直接合成法, 它利用混频器、倍频器、分频器 和带通滤波器完成对频率的算术运算。
, B* j0 C" ^/ P( b9 b/ W& x(2) 应用锁相环 PLL ( Phase Locked Loop) 的频 率合成, 虽然具有工作频率高、宽带 、频谱质量好的 优点, 但频率分辨率和转换速率都不够高。
(3) 最新的频率合成方法是直接数字频率合成 DDS ( DirectDigitalSynthesis) ,是从相位概念出发直 接合成所需波形的一种新的频率合成技术。它在相 对带宽、频率转换时间、相位连续性、正 交输出、高分辨率以及集成化等一系列 性能指标方面已远远超过了传统频率合 成技术。当累加器的 N 很大时,最低输 出频率可达 Hz、mHz甚至 μHz级。也就 是说: DDS的最低合成频率接近于零频。 如果 fc 为 50MHz, 那么当 N 为 48 位时, 其分辨率可达 179nHz。转换时间最快可达 10ns 的 量级,这都是传统频率合成所不能比拟的。 DDS的两个明显不足限制了其进一步的应用: 一是因受限于器件可用的最高时钟频率, 致使合成频率不能太高, 输出信号的频率上限基本上是在 HF 或 VHF 频段上, 比 PLL合成技术以 及直接模拟合 成技术得到的信号频率低; 二是输出频率杂散分量 较大, 频谱纯度不 如 PLL。 从基本原理而言,PLL 是模拟的闭环系统, 而 DDS是全数字的开环系统, 二者是两种不同的频 率合成技术, 采用将二者结合 构成 DDS+PLL组合系统来互相补充, 可以达到单一 技术难以达 到的应用效果。

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