哪位大神熟悉FPGA的FIFO操作，尤其是IP软核，帮个忙分析一下原因？？？

greensmile

. t! b# Y4 b$ b* @! H
$ |4 U8 G) ^; _: K6 j; L  R
这是我用IP核生成的FIFO，测试了一下，为什么q[7:0]输出的数据全都是00啊？顶层中重实例化的FIFO：
" ^$ V& H  c4 A3 m4 f7 J1 Z6 XFIFO FIFO_inst(
' ^7 z/ V1 h& H2 ^. ^.clock ( clk ),
.data ( Rx_Data ),
5 u5 Y$ c, n; H; S9 G.rdreq ( read ),
4 A# u; |/ O; F7 P  c* G- U6 K.wrreq (write),
.empty ( empty_sig ),
, A! y4 q) ]8 s# s.full ( full_sig ),
9 ^4 G. M4 a6 x7 ?.q ( Tx_Data )
! D) f/ n2 V9 J  A& C/ I);
串行接收数据时write=1， read =0，另外两两数据之间有个空闲时间，这时write=0， read =1，就这样交替着读写，请问有哪里错了吗？



! Q7 C4 q# s: v) x3 Z) Z
4 C" z2 V! ?2 ^, @, j
  \  l( X& K1 x

ygcgsa

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