verilog多次例化的module是并行执行的吗？？？

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verilog程序中多次例化同一个module，在顶层module中多次例化的module是并行执行还是串行执行的？

1 V  {+ f* _$ n' F( x

```ad7606 u1_ad7606
. K  D9 w1 @% n: w2 z3 Z(
# z; `# }( @) a8 `2 p//Input ports
2 U5 P( a, K4 m6 b% ]+ M.sysclk (sysclk),
# g0 R5 v4 N; p9 `8 Q; f7 z.ad_DB (ad_DB_1),
, |. N" i9 {0 l7 A. T! k% ~.busy (ad_busy_1),
  o, b, A9 j; K6 @.RST_B (reset_b),
1 @$ P" @* B# y) t3 Q//Output ports
.cva_cvb (ad_cva_cvb_1),
5 \, z9 ?1 k- |+ P/ |8 z1 E* Y.rd (ad_rd_1),
.cs (ad_cs_1),
.rst (ad_rst_1),
.ad_DATA (ad_DATA_1)
);

   ad7606 u2_ad7606        (        //Input ports        .sysclk     (sysclk),        .ad_DB      (ad_DB_2),        .busy       (ad_busy_2),        .RST_B      (reset_b),        //Output ports        .cva_cvb    (ad_cva_cvb_2),        .rd        (ad_rd_2),        .cs        (ad_cs_2),        .rst       (ad_rst_2),        .ad_DATA    (ad_DATA_2)        );  
+ V6 R4 u5 f- g3 b6 h$ n

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你这代码有点乱