FPGA ------- 状态机模型之Moore型状态机 2 型

thinkfunny

Moore 2 型
( y* h- D' i8 P% }

Moore 1 型状态机的缺点是寄存后的输出并不对应于此时的现态，这可能为后续模块的一些处理带来不便和延迟；除此之外，如果不通过输出寄存器输出，组合逻辑中存在着竞争，使得输出即使仅为1bit位宽，有可能会发生险象，如果后续模块是对电平敏感的，便会导致错误发生，因此通过对Moore 1型状态机的原理结构框图进行一些简单地修改，可得Moore 2型状态机的原理结构框图，如下图2：

* D6 r/ w" ?0 J3 J* E

游客，如果您要查看本帖隐藏内容请回复

" Z% e& w  F; [0 @5 ?/ Q8 M) K% D

yxlk

发帖是心得 回帖是美德

君之岚

学