基于FPGA的待分频时钟实现任意分频

thinkfunny · 发表于 2019-5-31 14:19

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更新，更新一下25分频的奇数分频代码，待分频时钟频率50M。

//------------------------------------------------------------------
module FretoFre(
input clk,
input rst_n,

output clk_2M,
output reg [4:0] Count
);

//——————————————————————————————————————————————————————————————————-————————————————
// 分频时钟计数器
//reg [4:0] Count;
always @ (posedge clk or negedge rst_n)
begin
if(!rst_n)
Count <= 'd0;
else if(Count >= 5'd24)
Count <= 'd0;
else
Count <= Count + 1'b1;
end

//———————————————————————————————————————————————————————————————————————————————————
// 根据带分频时钟上升沿触发产生12/25占空比的时钟
reg Pos_clk;
always @ (posedge clk or negedge rst_n)
begin
if(!rst_n)
Pos_clk <= 'd0;
else if(Count >= 5'd13)
Pos_clk <= 1'b1;
else
Pos_clk <= 'd0;
end

//———————————————————————————————————————————————————————————————————————————————————
//根据待分频时钟下降沿触发产生12/25占空比的时钟
reg Neg_clk;
always @ (negedge clk or negedge rst_n)
begin
if(!rst_n)
Neg_clk <= 'd0;
else if(Count >= 5'd13)
Neg_clk <= 1'b1;
else
Neg_clk <= 'd0;
end

//———————————————————————————————————————————————————————————————————————————————————
// 或运算
assign clk_2M = Pos_clk | Neg_clk;

endmodule
//------------------------------------------------------------------

modelsim仿真

——————————————————————————————————————————————————————————————————
今天晚上仔细阅读，发现写的很乱，不具备可读性和实验性。又在网上找了些资料，自己来写这个FPGA实现任意分频，看到一篇博客是利用DDS做到真正的任意分频。在误差允许的情况下对50Mclk进行任意分频也是可以的，而且开发时间短。

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wu68aq · 发表于 2019-5-31 15:46

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