Verilog HDL---阻塞和非阻塞赋值

Allevi

Verilog HDL---阻塞和非阻塞赋值

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阻塞和非阻塞赋值的一般用法：

        1）在描述组合逻辑的always块中用阻塞赋值，则综合成组合逻辑电路结构；

        2）在描述时序逻辑的always块中用非阻塞赋值，则综合成时序逻辑电路结构。

Verilog HDL设计可综合电路的8个要点：

        （1）时序电路建模时，用非阻塞赋值。

        （2）锁存器电路建模时，用非阻塞赋值。

        （3）用always块建立组合逻辑模型时，用阻塞赋值。

        （4）在同一个always块中建立时序和组合逻辑电路时，用非阻塞赋值。

        （5）在同一个always块中不要即用非阻塞赋值又用阻塞赋值。

        （6）不要在一个以上的always块中为同一个变量赋值。

        （7）用$strobe系统任务来显示用非阻塞赋值的变量值。

        （8）在赋值时不要使用#0延时。

仿真时间的4个不同的队列

        （1）动态事件队列（下列事件执行的顺序可以随意安排）：

                1）阻塞赋值；

                2）计算非阻塞赋值语句右边的表达式；

                3）连续赋值；

                4）执行$display命令；

                5）计算原语的输入和输出的变化。

        （2）停止运行事件队列：   #0延时阻塞赋值。

        （3）非阻塞事件队列：    更新非阻塞赋值语句左边变量的值。

        （4）监控事件队列：

                1）执行$monitor命令；

                2）执行$strobe命令。

        （5）其他指定的PLI命令队列：   其他PLI命令。

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