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FPGA时钟篇(4)_CMT简介-------xilinx 7系列 $ s2 ]; x' H# N3 B! u1 z; T* D
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2 u, m1 @% g) H0 w+ y8 i8 g, F上篇咱们仅仅简要的介绍了时钟的用法，并未详细的说明，主要是因为很多时钟用法是针对特定的应用需求，无法一一介绍。本篇咱们将重提上篇的CMT时钟模块，聊一聊它的用法。可以这么说，每个靠谱的FPGA应用里都应该用到CMT模块。9 \& R# x' h; q* S5 B0 b [
& s& Z, c8 p1 k5 ?3 A, r; F+ I在7系列FPGA里，每一个时钟区域对应一个CMT（clock management tile），CMT由1个MMCM（mixed-mode clock manager）和1个PLL（phase-locked loop）组成，如图1所示为其输入/输出连接图。2 H* B+ [2 _( E
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图1：CMT输入/输出连接图
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6 O" ~. w& J1 M# `MMCM、PLL的功能可以总结为3点：
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" K$ g" d+ A6 f7 a/ Q3 q) J: y到此咱们的7系列FPGA的时钟篇就算是简简单单的介绍完啦~
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发表于 2019-5-21 11:14
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