FPGA时钟篇(4)_CMT简介-------xilinx 7系列

ulppknot

FPGA时钟篇(4)_CMT简介-------xilinx 7系列

/ n  t7 Q- n4 Z1 g) N4 a- K

上篇咱们仅仅简要的介绍了时钟的用法，并未详细的说明，主要是因为很多时钟用法是针对特定的应用需求，无法一一介绍。本篇咱们将重提上篇的CMT时钟模块，聊一聊它的用法。可以这么说，每个靠谱的FPGA应用里都应该用到CMT模块。

8 r: q" M5 u: f  d, {. u6 U在7系列FPGA里，每一个时钟区域对应一个CMT（clock management tile），CMT由1个MMCM（mixed-mode clock manager）和1个PLL（phase-locked loop）组成，如图1所示为其输入/输出连接图。

4 K* ^5 r6 C6 x: \
/ b2 m8 ]5 E  Z  C8 P% ~图1：CMT输入/输出连接图
8 {, C! e0 Q. w* v, o2 o
- Q; p  m+ R( }- u( i  c" q' F) L7 }MMCM、PLL的功能可以总结为3点：

游客，如果您要查看本帖隐藏内容请回复

0 R0 z5 ?0 v+ s8 _到此咱们的7系列FPGA的时钟篇就算是简简单单的介绍完啦~
+ O( f$ f& ?  b& b

fanichicl

最近正在找好这方面的资料 谢谢楼主分享