转——ModelSim和QuestaSim功能简介及应用

House

转——ModelSim和QuestaSim功能简介及应用

7 B% j: e1 Q- N  J6 `: w9 k/ G$ HModelSim是工业界最优秀的语言仿真器，它提供最友好的调试环境，是作FPGA、ASIC设计的RTL级和门级电路仿真的首选。它支持PC和UNIX、LINUX平台，是单一内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真，编译仿真速度业界最快，编译的代码与平台无关，便于保护IP核，具有个性化的图形界面和用户接口，为用户加快调试提供强有力的手段。全面支持VHDL和Verilog语言的IEEE 标准，以及IEEE VITAL 1076.4－95 标准，支持C语言功能调用, C的模型，基于SWIFT的SmartModel逻辑模型和硬件模型。
% K8 m' O8 l' f( g9 i% h! a( B3 zModelSim支持RTL仿真，门级仿真，时序仿真：

, S3 g5 V- j8 y7 G# M主要特点：*采用直接编译结构，编译仿真速度最快；
, y! G, `, ~2 g. P( d*单一内核无缝地进行VHDL和Verilog混合仿真；
*与机器和版本无关，便于数据移植和库维护；
*与机器无关的编译代码编于保护和利用IP；
; e1 C, T% H" X*简单易用和丰富的图形用户界面，快速全面调试；
*Tcl/Tk用户可定制仿真器；
; t& Y& ^) ~% g# S*完全支持VHDL/Verilog国际标准,完全支持Verilog 2001；
, ^# }6 }) \& Z1 p! y6 j5 Q*支持众多的ASIC和FPGA厂家库；
*集成的PeRFormance analyzer帮助分析性能瓶颈，加速仿真；
*灵活的执行模式，Debug模式可以进行高效的调试，效率模式大幅度提高仿真速度。
*加强的代码覆盖率功能Code coverage，能报告出statement 、branch、condition、
* expression、toggle、fsm等多种覆盖率情况，进一步提高了测试的完整性；
*同一波形窗口可以显示多组波形，并且能进行多种模式的波形比较（Wave Compare）；
! z" L* J/ H) s* Y& \2 D& [* `*先进的Signal Spy功能，可以方便地访问VHDL 或者 VHDL 和Verilog 混合设计中的下层模块的信号，便于设计调试；
*支持加密IP;
! |7 P; Y) g1 n- f4 n*集成的 C调试器，支持 用C 语言完成测试平台和模块；支持64位的OS;
ModelSim用户界面：

ModelSim设计流程：

3 y8 S; a0 M* F1 P0 iModelSim coverage验证：

ModelSim Dataflow窗口：
& e) z) u# |0 [4 I
# M7 g% u+ b8 d) p: s5 oQuestaSim是第一个基于标准的单核验证引擎，集成了一个HDL模拟器，一个约束求解器，一个判断引擎，功能覆盖，以及一个通用的用户界面。
主要特点：
+ |9 g$ X% J% [. u*内建单内核仿真器支持SystemVerilog、verilog、VHDL、PSL以及SystEMC。
*内建约束解释器支持Constrained-random激励生成，以实现Testbench-Automation；
*支持基于PSL，SystemVerilog语言断言的功能验证，支持业界最著名的0-in Checkware 断言库功能验证
+ Y. y; a. @! R1 |! s$ e. d* B*集成化支持功能覆盖率检查与分析
% @# t1 Y0 L- Z) f! V9 ~( A*高性能的RTL和Gate-level仿真速度  
*支持用SystemVerilog和SystemC实现高层次testbench设计与调试
& f% o# g% o0 o  N7 M) m" o8 m*高性能集成化的混合语言调试环境加速对混合验证语言；（SystemVerilog，SystemC，PSL，VHDL，Verilog）的交叉调试与分析
*基于标准的解决方案能支持所有的流程，便于保护验证上的投资
1 |  t" Z5 _. r- v/ X*提供最高性价比的功能验证解决方案
( ]. n- x+ |" k2 ]9 A7 o
* H. L, ^4 }! x! UQuesta AFV提供真正的混合语言验证
& H% s! M8 |0 T  yQuesta AFV是以混合语言流程 (mixed language flow) 为目标的单核心验证解决方案，
- C; d! G) ]; X8 }+ b它同时支持SystemVerilog、VHDL、PSL和SystemC，使设计人员能够选择最合适的语言。
8 L0 E0 S* Z/ D4 v9 e) m& X除此之外，与SystemVerilog验证能力的紧密连结，并将其用于受限随机
（constrainedrandom)测试平台的产生以及功能覆盖率的验证也对VHDL使用者大有好处。
  i* F. q/ l8 k; [QuestaSim用户界面与ModelSim类似，命令也完全兼容。QuestaSim Coverage检查：

* ]0 t; k- A0 qQuestaSim DPI Use Flow：
) I0 p/ V) G2 c: k- H
: p) w/ z4 w; h, F
$ ?% a1 R1 ]8 [9 U

yxlk

发帖是心得 回帖是美德