求教，FPGA引出来的DDR4读写错误，帮忙分析一下！

gavinhuang

kevin890505 发表于 2019-3-28 17:32
( H/ J! g  `, q低位没问题，高位没问题，是不是因为fly-by要不同颗粒DQ要对齐？FPGA不知道是怎么玩的，CPU类的是自动校准 ...

谢谢回答。
你说的不同颗粒DQ对齐是什么意思呢？现在我们低位颗粒上的数据是DQ0-15，高位颗粒是DQ16-31，不知道你说的是不是这个意思。

我一直在怀疑是不是FPGA的哪些设置没打开，但是让FPGA逻辑工程师确认了，实在找不到可设置的地方了。现在发帖也希望让做过FPGA的朋友们帮忙看一下的。
! Y% R$ {5 C' j, F. a- n

xbin

gavinhuang 发表于 2019-3-29 10:52
# Y' b7 h0 m( W% e. u2 A1、本来FPGA内部就能自动调整DQ、DQ是的读写时序，能够调整的幅度多达75ps，再看下面的第一张图，从2133 ...

3 U7 M; o5 V% M1. 原理设计这块，官方有参考设计吗，有没有不一致的？
2. 芯片底下电源正常吗
( |/ g  k* V2 _( n3. 有没有官方的demo板，让FPGA跑跑看，有没有bug？
9 C, u5 e/ `4 u/ O

gavinhuang

xbin 发表于 2019-3-29 16:41
: n* S2 N- ?% {) E9 T1 X  }1. 原理设计这块，官方有参考设计吗，有没有不一致的？
2. 芯片底下电源正常吗
5 O  M; I6 _2 }: i( J2 c. a3. 有没有官方的demo板 ...

9 i4 Z- v0 C2 B, e' b1、原理设计几乎就是参照官方的参考设计去做的，根据走线便利性调整了一些信号所在的管脚，官方明确说可以调整的，调整的时候需要按照一定的要求调整，确认我们都满足了的；
2、芯片底下电源正常；
2 T9 V6 N4 d) M7 h; A5 f3、有官方的开发板，开发板跑着肯定没问题啊；
2 t* M' L  h. ~, d8 b

哈哈061

上面的DDR4是高16位吗？看下FPGA的读写平衡打开了吗.

xbin

gavinhuang 发表于 2019-3-29 16:58
1、原理设计几乎就是参照官方的参考设计去做的，根据走线便利性调整了一些信号所在的管脚，官方明确说可 ...

尴尬了，第三点，看来还是硬件的问题呀。这锅你要背了。

gavinhuang

哈哈061 发表于 2019-3-29 17:01
' `) P. y. B, t* C上面的DDR4是高16位吗？看下FPGA的读写平衡打开了吗.

1 i* l* {9 \; K0 Z. L) n; w& G8 z谢谢回答。
  n5 r$ n/ F9 s
你说的“上面的DDR4”是指我PCB图里面上面的那个颗粒吗，上面的是低位，下面的才是高位。

没找到FPGA的读写平衡相关的设置选项，所以应该是默认打开的才对。
2 x4 P% ]" u) n" ]" l

gavinhuang

xbin 发表于 2019-3-29 17:09
8 H1 P: |$ g4 \7 B- y( s  {尴尬了，第三点，看来还是硬件的问题呀。这锅你要背了。

是啊，早就基本上指向硬件了，但是就是找不到硬件的问题点。
- w% L  E( l1 L7 \) A  e+ O7 v7 |$ V0 Z% {
最新消息：
+ R( a  G, p1 C2 ]4 _$ m1、请看以下图一官方推荐的拓扑，地址/命令/控制线在外部有端接电阻上拉到0.6V-VTT，今天在其中一块板子上试了一种办法，就是把地址/命令/控制信号的外部端接电阻从39.2欧换成了49.9欧，然后这块板子没出问题了！！！！
) L  {3 E1 Z! t6 \8 B0 X2、图二是官方对于图一拓扑上各个走线区域的走线要求；
3、我想不通：
3.1)、官方推荐的端接电阻是39.2，我就是按这个阻值做的，这个端接电阻怎么至于影响这么大，从来没见过DDR需要换这个端接电阻的；
' j+ E; j; b; p' z6 X- b4 b4 G3.2)、唯一比较合理地解释是，我主走线（控36欧姆）的区域，占总长的比例太小了，因为这个板子上，DDR颗粒距离主控芯片实在太近，除了两头BGA的fanout区域，能够正常控阻抗的区域实在太短了，现在从FPGA到第一个颗粒的长度，总长也就1700mil左右，两个颗粒之间的距离大概450mil，能控36欧姆的走线长度，有的信号上只有两三百mil，难道是这个原因，所以50欧姆的端接更匹配？
8 d. i% E. o7 m( Z6 l& k2 e: }
8 u" I$ m& k) o7 d' O: d8 k
# Z& G3 Z: p6 Z, |  W2 S) [& @& p
" v5 u, I8 `0 J6 p& z) i4 C8 @

xbin

gavinhuang 发表于 2019-3-29 18:10
是啊，早就基本上指向硬件了，但是就是找不到硬件的问题点。

( z+ c7 ?* Q/ S! ]6 R5 T% l9 Z最新消息：

7 _$ F' @( q8 w参考设计用5个DDR，你这个用2个而已，是不是也和这个有差异。有没有高速示波器，可以看看Addr在RTT的信号怎么样，说不定之前过冲下冲严重导致异常？

xbin

gavinhuang 发表于 2019-3-29 18:10
# y0 X2 W. V* v. b6 V0 {/ S4 R是啊，早就基本上指向硬件了，但是就是找不到硬件的问题点。
- F$ c% O' j1 ?7 Y2 `, Q
+ x7 ], F: `8 N最新消息：

/ T7 R+ |- _0 \https://forums.xilinx.com/t5/Memory-Interfaces/Fly-by-ddr3-termination-value/td-p/809007 官方有个提问，说RTT影响DDR3使用频率。

千里之行

检查一下高位颗粒的电源走线，会不会存在远端电压跌落的问题。

hhawwl

最后解决了吗？

anguchou

:):)

garden009

学习一下了:)

tellmewhen

学习了，谢谢各位分享解决思路，想问问楼主最后问题解决了吗？

dqwuf2008

学习了一下，不错啊