求教，FPGA引出来的DDR4读写错误，帮忙分析一下！

gavinhuang

kevin890505 发表于 2019-3-28 17:32
低位没问题，高位没问题，是不是因为fly-by要不同颗粒DQ要对齐？FPGA不知道是怎么玩的，CPU类的是自动校准 ...

谢谢回答。
" Y4 S5 S% U: f. ]; D( U你说的不同颗粒DQ对齐是什么意思呢？现在我们低位颗粒上的数据是DQ0-15，高位颗粒是DQ16-31，不知道你说的是不是这个意思。

; R6 U; Y7 u3 T  v* u' ~我一直在怀疑是不是FPGA的哪些设置没打开，但是让FPGA逻辑工程师确认了，实在找不到可设置的地方了。现在发帖也希望让做过FPGA的朋友们帮忙看一下的。

xbin

gavinhuang 发表于 2019-3-29 10:52
7 k' x  B4 c0 r9 `4 K, r7 \1、本来FPGA内部就能自动调整DQ、DQ是的读写时序，能够调整的幅度多达75ps，再看下面的第一张图，从2133 ...

1. 原理设计这块，官方有参考设计吗，有没有不一致的？
2. 芯片底下电源正常吗
$ I: S1 H( A. m7 R4 j3. 有没有官方的demo板，让FPGA跑跑看，有没有bug？
7 m! Y$ @; W& r& ^5 ]# C, C: Y: s

gavinhuang

6 j# ]3 O: x8 b& I2 E9 h( c8 _$ G

xbin 发表于 2019-3-29 16:41
' O, E& k' z. X4 i% c% y7 [' ]+ W1. 原理设计这块，官方有参考设计吗，有没有不一致的？
1 U( Q. c' X! v7 a2. 芯片底下电源正常吗
3. 有没有官方的demo板 ...

1、原理设计几乎就是参照官方的参考设计去做的，根据走线便利性调整了一些信号所在的管脚，官方明确说可以调整的，调整的时候需要按照一定的要求调整，确认我们都满足了的；
8 {" E2 I8 ]7 s5 k& q* z" M2、芯片底下电源正常；
$ x- b& S1 f! E. A9 Y3、有官方的开发板，开发板跑着肯定没问题啊；

哈哈061

上面的DDR4是高16位吗？看下FPGA的读写平衡打开了吗.

xbin

gavinhuang 发表于 2019-3-29 16:58
# T. x$ d: Z$ f2 `5 _1 _# y4 A6 y, X0 {1、原理设计几乎就是参照官方的参考设计去做的，根据走线便利性调整了一些信号所在的管脚，官方明确说可 ...

, C9 `1 [5 C! a$ M4 m3 ] 尴尬了，第三点，看来还是硬件的问题呀。这锅你要背了。
" o3 a- S- x! R- H( m$ o

gavinhuang

哈哈061 发表于 2019-3-29 17:01
) A$ i* h' ^$ X上面的DDR4是高16位吗？看下FPGA的读写平衡打开了吗.

谢谢回答。
' X1 ^6 O7 q, Y  V9 S4 U: B
你说的“上面的DDR4”是指我PCB图里面上面的那个颗粒吗，上面的是低位，下面的才是高位。
- A4 ]9 ]  l' k1 n* p
没找到FPGA的读写平衡相关的设置选项，所以应该是默认打开的才对。
5 t' v. u: s) @0 V

gavinhuang

xbin 发表于 2019-3-29 17:09
尴尬了，第三点，看来还是硬件的问题呀。这锅你要背了。

. M9 g5 N/ @5 y- }是啊，早就基本上指向硬件了，但是就是找不到硬件的问题点。

最新消息：
3 a+ M& u8 Y0 k: s% s1、请看以下图一官方推荐的拓扑，地址/命令/控制线在外部有端接电阻上拉到0.6V-VTT，今天在其中一块板子上试了一种办法，就是把地址/命令/控制信号的外部端接电阻从39.2欧换成了49.9欧，然后这块板子没出问题了！！！！
" B! |! y+ C/ i8 S3 X* }2、图二是官方对于图一拓扑上各个走线区域的走线要求；
. w1 o6 F& V5 D% f9 j/ H- I; |7 j3、我想不通：
& p7 R2 Q: u, O3 U, o2 B6 l3.1)、官方推荐的端接电阻是39.2，我就是按这个阻值做的，这个端接电阻怎么至于影响这么大，从来没见过DDR需要换这个端接电阻的；
, ?  d: V0 {$ e/ h$ Z( ~! K3.2)、唯一比较合理地解释是，我主走线（控36欧姆）的区域，占总长的比例太小了，因为这个板子上，DDR颗粒距离主控芯片实在太近，除了两头BGA的fanout区域，能够正常控阻抗的区域实在太短了，现在从FPGA到第一个颗粒的长度，总长也就1700mil左右，两个颗粒之间的距离大概450mil，能控36欧姆的走线长度，有的信号上只有两三百mil，难道是这个原因，所以50欧姆的端接更匹配？
& N* |! L- j  S2 p1 J

! `# _4 p" M& S, L& g, c0 p' H
1 |  H" X8 O2 V0 ?$ f& V

xbin

gavinhuang 发表于 2019-3-29 18:10
- l8 [, @6 F& |$ z3 ]是啊，早就基本上指向硬件了，但是就是找不到硬件的问题点。
3 w! X. ~! \' b/ X! y; S+ l
5 E4 D: r6 y; J; v4 z2 m1 k6 G最新消息：

参考设计用5个DDR，你这个用2个而已，是不是也和这个有差异。有没有高速示波器，可以看看Addr在RTT的信号怎么样，说不定之前过冲下冲严重导致异常？
0 K2 O  k0 V- U/ z2 R

xbin

gavinhuang 发表于 2019-3-29 18:10
! W- A: K" E. L: |4 x是啊，早就基本上指向硬件了，但是就是找不到硬件的问题点。

最新消息：

4 f* E# C) _& h1 q, x* |https://forums.xilinx.com/t5/Memory-Interfaces/Fly-by-ddr3-termination-value/td-p/809007 官方有个提问，说RTT影响DDR3使用频率。
+ U. J) G6 z$ U7 i& a

千里之行

检查一下高位颗粒的电源走线，会不会存在远端电压跌落的问题。

hhawwl

最后解决了吗？

anguchou

:):)

garden009

学习一下了:)

tellmewhen

学习了，谢谢各位分享解决思路，想问问楼主最后问题解决了吗？

dqwuf2008

学习了一下，不错啊